制造碳化硅半导体器件的方法
【技术领域】
[0001]本发明涉及碳化硅半导体器件。更具体地讲，本发明涉及制造碳化硅半导体器件的方法。
【背景技术】
[0002]近年来，碳化硅半导体器件在朝着作为功率半导体器件方向的实际应用方面已取得进展。这是因为，相比于由硅材料制成的当前主流半导体器件，预期将碳化硅材料用于半导体器件来增加击穿电压并且减小导通电阻。在制造此碳化硅半导体器件的工艺中，例如，通过离子注入工艺用杂质掺杂半导体衬底(例如，参见日本专利特开N0.2001-68428(PTDD)0
[0003]引用列表
[0004]专利文献
[0005]PTD 1:日本专利特开N0.2001-68428
【发明内容】
[0006]技术问题
[0007]通过退火随后激活通过离子注入工艺等形成的掺杂区。在这种情况下，退火温度达到高于或等于1500°C，从而导致衬底上表面上出现会造成表面粗糙的升华等。当出现这种表面粗糙时，半导体器件的制造良率降低。
[0008]为了解决这个问题，PTDI公开了在碳化硅衬底的上表面上形成保护膜并之后进行退火的方法。用这种方法，可通过保护膜来抑制升华，从而防止衬底的上表面上的表面粗糙。
[0009]随着近期转变为实际利用的碳化硅半导体器件，迫切的问题是降低半导体衬底的成本。虽然目前碳化硅半导体衬底具有高达4英寸的直径，但超过4英寸的大直径衬底则需要降低成本。然而，本发明人进行的研究揭示了，即使在衬底的上表面上形成保护膜，对于这种大直径衬底而言，也无法得到工业上足够的良率。
[0010]依据如上所述的问题，目的是提供可以以高良率制造碳化硅半导体器件的方法。
[0011]问题的解决方案
[0012]根据本发明的一个实施例的一种制造碳化硅半导体器件的方法包括以下步骤:制备碳化硅衬底，所述碳化硅衬底具有第一主表面和位于所述第一主表面相反侧的第二主表面;通过利用杂质掺杂所述第一主表面，在所述碳化硅衬底中形成掺杂区；在所述第一主表面上形成第一保护膜；以及在所述第二主表面上形成第二保护膜，在形成所述掺杂区的步骤之后，执行形成第一保护膜的步骤，以及所述方法还包括在所述第一主表面的至少一部分被所述第一保护膜覆盖并且所述第二主表面的至少一部分被所述第二保护膜覆盖的情况下通过进行退火来激活所述掺杂区中包括的所述杂质的步骤。
[0013]本发明的有利效果
[0014]根据上文，可以以高良率制造碳化硅半导体器件。
【附图说明】
[0015]图1是示出制造实施例的碳化硅半导体器件的方法的部分的示意性剖视图。
[0016]图2是示出制造实施例的碳化硅半导体器件的方法的部分的示意性剖视图。
[0017]图3是示出制造实施例的碳化硅半导体器件的方法的部分的示意性剖视图。
[0018]图4是示出制造实施例的碳化硅半导体器件的方法的部分的示意性剖视图。
[0019]图5是示出制造实施例的碳化硅半导体器件的方法的部分的示意性剖视图。
[0020]图6是示出制造实施例的碳化硅半导体器件的方法的部分的示意性剖视图。
[0021]图7是示出制造实施例的碳化硅半导体器件的方法的部分的示意性剖视图。
[0022]图8是示出制造实施例的碳化硅半导体器件的方法的部分的示意性剖视图。
[0023]图9是示出制造实施例的碳化硅半导体器件的方法的部分的示意性剖视图。
[0024]图10是示出制造实施例的碳化硅半导体器件的方法的部分的示意性剖视图。
[0025]图11是示出制造实施例的碳化硅半导体器件的方法的部分的示意性剖视图。
[0026]图12是示出制造实施例的碳化硅半导体器件的方法的部分的示意性剖视图。
[0027]图13是示出制造实施例的碳化硅半导体器件的方法的夹具的示意性透视图。
[0028]图14是示出根据实施例的制造碳化硅半导体器件的方法的概况的流程图。
【具体实施方式】
[0029]以下，更详细地描述根据本发明的实施例。在本申请的附图中，用相同的参考符号指定相同或对应的部件并且将不再重复相同的描述。
[0030][对本发明的实施例的描述]
[0031]首先，在以下的(I)至(9)中将列出和描述本发明的实施例(下文中也被称为“本实施例”)的概况。
[0032]为了解决上述问题，本发明发明人进行了积极研究，并且基于以下发现完成了本实施例:随着衬底的直径增大，在用于保持碳化硅衬底的基座和碳化硅衬底之间的粘附力在退火期间减小，这同样造成原子从衬底下表面升华，从而导致诸如衬底翘曲的缺点。也就是说，根据本实施例的碳化硅半导体器件的制造方法包括下述的构造。
[0033](I)该方法包括制备具有第一主表面Pl和位于第一主表面Pl相反侧的第二主表面P2的碳化硅衬底100的步骤S1、通过用杂质掺杂第一主表面Pl在碳化硅衬底100中形成掺杂区的步骤S2、在第一主表面Pl上形成第一保护膜10的步骤S3和在第二主表面P2上形成第二保护膜20的步骤S4，形成第一保护膜10的步骤S3是在形成掺杂区的步骤S2之后执行的，该方法还包括在第一主表面Pl的至少一部分被第一保护膜10覆盖并且第二主表面P2的至少一部分被第二保护膜20覆盖的情况下通过进行退火来激活掺杂区中包括的杂质的步骤S5。
[0034]传统上，在制造碳化硅半导体器件时进行用于激活掺杂区中包括的杂质的退火(下文中也被称为“激活退火”)期间，衬底的表面粗糙仅仅在衬底的上表面(第一主表面Pl)上是个问题。这会是因为，在具有相对小直径的衬底和基座之间没有形成间隙。然而，随着衬底的直径增大，通过衬底和基座之间形成的小间隙而出现原子从衬底升华，从而导致下表面(第二主表面P2)局部的表面粗糙。然后，因这个表面粗糙造成衬底翘曲，由于衬底翘曲，导致间隙增大，促使下表面的表面粗糙。
[0035]在本实施例中，通过在碳化硅衬底100的上表面上形成第一保护膜10并且在碳化硅衬底100的下表面上形成第二保护膜20，同样也可抑制衬底下表面上的表面粗糙，从而防止衬底翘曲。
[0036](2)优选地，第一保护膜10和第二保护膜20中的至少一个是有机膜。这是因为，有机膜因在激活退火的升温工艺中被碳化而变成碳膜，从而可变成可耐受激活退火的保护膜。例如，可使用一般用于制造半导体器件的光致抗蚀剂作为有机膜。
[0037](3)优选地，第一保护膜10和第二保护膜20中的至少一个是类金刚石碳膜。类金刚石碳膜(下文中也被称为“DLC膜”)可具有耐受激活退火的耐热性。另外，可通过诸如ECR(电子回旋谐振)溅射的工艺容易地形成DLC膜。
[0038](4)优选地，第一保护膜10和第二保护膜20中的至少一个是碳层。碳层可具有耐受激活退火的耐热性。
[0039](5)优选地，通过从碳化硅衬底100部分去除硅，形成碳层。由此形成的碳层可变成包括源自碳化硅衬底100的碳的层。此碳层可致密地覆盖碳化硅衬底100的表面，从而有效地抑制从衬底中的原子的升华。
[0040](6)优选地，第二保护膜20覆盖整个第二主表面P2。由此，可覆盖用作器件的碳化硅衬底100的基本上整个部分。因此，可更有效地防止衬底翘曲。
[0041 ] (7)优选地，在制备步骤SI中，制备多个碳化硅衬底100，并且在激活步骤S5中，在沿着与第一主表面Pl相交的方向上将每个所述衬底之间保持有间隔的情况下，对多个碳化硅衬底100进行退火。
[0042]在本实施例中，由于同样在第二主表面P2上形成第二保护膜20，因此，可在第二主表面P2被暴露的情况下执行激活退火。也就是说，在激活退火期间，消除了在需要用基座等来保持碳化硅衬底100的步骤中的限制。由此，为了将多个衬底共同地进行处理，可使得在与第一主表面Pl相交的方向(例如，与第一主表面Pl垂直的纵向方向)上以在其间留有间隔的情况下来堆叠衬底100，。这样可显著提高碳化硅衬底的产量。
[0043](8)优选地，碳化硅衬底100可具有大于或等于10mm的直径。也就是说，例如，碳化硅衬底100可具有大于或等于4英寸的直径。通过使用本实施例的制造碳化硅半导体器件的方法，可以以高良率制造直径大于或等于10mm的大直径衬底。这样可降低碳化硅半导体器件的成本。
[0044](9)优选地，碳化硅衬底100的厚度小于或等于600μπι。通过使用制造本实施例的碳化硅半导体器件的方法，可防止衬底翘曲，因此允许制造出厚度小于或等于600μπι的薄衬底。传统上，这种薄衬底在退火期间遭遇诸如衬底翘曲的缺点，因此通过对厚度超过600μπι的衬底进行激活退火之后进行抛光等进行制造。相比之下，在本实施例中，厚度小于或等于600μπι的衬底可经受激活退火，从而相比于传统的资源使用效率，更有效地使用资源。
[0045][本发明的实施例的细节]
[0046]现在，更