半导体元件及其利记博彩app
【技术领域】
[0001]本发明涉及一种制作半导体元件的方法，尤其是涉及一种利用四道光刻暨蚀刻制作工艺于介电层中形成开口的方法。
【背景技术】
[0002]近年来，随着场效晶体管(field effect transistors, FETs)元件尺寸持续地缩小，现有平面式(planar)场效晶体管元件的发展已面临制作工艺上的极限。为了克服制作工艺限制，以非平面(non-planar)的场效晶体管元件，例如鳍状场效晶体管(fin fieldeffect transistor, Fin FET)元件来取代平面晶体管元件已成为目前的主流发展趋势。由于鳍状场效晶体管元件的立体结构可增加栅极与鳍状结构的接触面积，因此，可进一步增加栅极对于载流子通道区域的控制，从而降低小尺寸元件面临的漏极引发能带降低(drain induced barrier lowering, DIBL)效应，并可以抑制短通道效应(short channeleffect, SCE)。再者，由于鳍状场效晶体管元件在同样的栅极长度下会具有更宽的通道宽度，因而可获得加倍的漏极驱动电流。甚而，晶体管元件的临界电压(threshold voltage)也可通过调整栅极的功函数而加以调控。
[0003]然而，在现有的鳍状场效晶体管元件制作工艺中，结合金属栅极与接触插塞等元件的制作工艺时仍因光学的限制遇到一些瓶颈，例如所形成的接触插塞常因所设置的位置不佳而直接贯穿金属栅极，影响元件的整体电性表现。因此如何改良现有鳍状场效晶体管制作工艺与架构即为现今一重要课题。
【发明内容】
[0004]为解决上述问题，本发明优选实施例公开一种制作半导体元件的方法。首先提供一基底，然后形成多个栅极结构于基底上，形成一第一停止层于栅极结构上，形成一第二停止层于第一停止层上，形成一第一介电层于第二停止层上，形成多个第一开口于第一介电层中并暴露第二停止层，形成多个第二开口于第一介电层及第二停止层中并暴露第一停止层以及去除部分第二停止层及部分第一停止层以暴露出栅极结构。
[0005]本发明另一实施例公开一种半导体兀件，包含一基底、多个栅极结构设于基底上、一层间介电层环绕栅极结构、一第一停止层设于层间介电层及栅极结构上、一第一介电层设于第一停止层上、一第二停止层设于第一介电层上、一第二介电层设于第二停止层上、多个第一接触插塞设于层间介电层、第一停止层及第一介电层中并电连接至基底中的一源极/漏极区域、多个第二接触插塞设于第二停止层及第二介电层中并电连接至第一接触插塞以及多个第三接触插塞设于第一停止层、第一介电层、第二停止层及第二介电层中并电连接至栅极结构。
【附图说明】
[0006]图1至图4为本发明第一实施例制作一半导体元件的方法示意图；
[0007]图5至图8为本发明另一实施例制作半导体元件的方法示意图；
[0008]图9至图12为本发明另一实施例制作半导体元件的方法示意图。
[0009]主要元件符号说明
[0010]12基底14鳍状结构
[0011]16浅沟隔离18金属栅极
[0012]20金属栅极
[0013]24间隙壁26源极/漏极区域
[0014]28外延层30接触洞蚀刻停止层
[0015]32层间介电层34功函数金属层
[0016]36低阻抗金属层38停止层
[0017]40介电层42图案化硬掩模
[0018]44开口46接触洞
[0019]48接触插塞
[0020]52介电层54接触插塞
[0021]56停止层58介电层
[0022]60有机介电层62含娃硬掩模及抗反射层
[0023]64图案化光致抗蚀剂66开口
[0024]68 开口70 开口
[0025]72开口 74接触插塞
[0026]82停止层 84介电层
[0027]86接触插塞88停止层
[0028]90 介电层 92ODL
[0029]94 SHB层 96图案化光致抗蚀剂
[0030]98 开口 100开口
[0031]102 开口 104开口
[0032]106接触插塞108接触插塞
【具体实施方式】
[0033]请参照图1至图4，图1至图4为本发明第一实施例制作一半导体元件的方法示意图，其可实施于平面型或非平面型晶体管元件制作工艺，现以应用于非平面型晶体管元件制作工艺为例。如图1所示，首先提供一基底12，例如一硅基底或硅覆绝缘(SOI)基板，其上定义有一晶体管区，例如一 PMOS晶体管区或一 NMOS晶体管区。基底12上具有至少一鳍状结构14及一绝缘层，其中鳍状结构14的底部被绝缘层，例如氧化硅所包覆而形成浅沟隔离16，且部分的鳍状结构14上还分别设有多个金属栅极18、20。
[0034]鳍状结构14的形成方式可以包含先形成一图案化掩模(图未示)于基底12上，再经过一蚀刻制作工艺，将图案化掩模的图案转移至基底12中。接着，对应三栅极晶体管元件及双栅极鳍状晶体管元件结构特性的不同，而可选择性去除或留下图案化掩模，并利用沉积、化学机械研磨(chemical mechanical polishing, CMP)及回蚀刻制作工艺而形成一环绕鳍状结构14底部的浅沟隔离16。除此之外，鳍状结构14的形成方式也可以是先制作一图案化硬掩模层(图未示)于基底12上，并利用外延制作工艺于暴露出于图案化硬掩模层的基底12上成长出半导体层，此半导体层即可作为相对应的鳍状结构14。同样的，另可以选择性去除或留下图案化硬掩模层，并通过沉积、CMP及回蚀刻制作工艺形成一浅沟隔离16以包覆住鳍状结构14的底部。另外，当基底12为硅覆绝缘(SOI)基板时，则可利用图案化掩模来蚀刻基底上的一半导体层，并停止于此半导体层下方的一底氧化层以形成鳍状结构，故可省略前述制作浅沟隔离16的步骤。
[0035]金属栅极18、20的制作方式可依据制作工艺需求以先栅极(gate first)制作工艺、后栅极(gate last)制作工艺的先栅极介电层(high_k first)制作工艺以及后栅极制作工艺的后栅极介电层(high-k last)制作工艺等方式制作完成。以本实施例的先栅极介电层制作工艺为例，可先于鳍状结构14与浅沟隔离16上形成一优选包含高介电常数介电层与多晶硅材料所构成的虚置栅极(图未示)，然后于虚置栅极侧壁形成间隙壁24。接着于间隙壁24两侧的鳍状结构14以及/或基底12中形成一源极/漏极区域26与外延层28、形成一接触洞蚀刻停止层30覆盖虚置栅极，并形成一由四乙氧基硅烷(Tetraethylorthosilicate, TE0S)所组成的层间介电层32于接触洞蚀刻停止层30上。
[0036]之后可进行一金属栅极置换(replacement metal gate)制作工艺,先平坦化部分的层间介电层32及接触洞蚀刻停止层30，并再将虚置栅极转换为金属栅极18、20。金属栅极置换制作工艺可包括先进行一选择性的干蚀刻或湿蚀刻制作工艺，例如利用氨水(ammonium hydroxide, NH4OH)或氣氧化四甲铵(Tetramethylammonium Hydroxide, TMAH)等蚀刻溶液来去除虚置栅极中的多晶硅材料以于层间介电层32中形成一凹槽。之后形成一至少包含U型功函数金属层34与低阻抗金属层36的导电层于该凹槽内，并再搭配进行一平坦化制作工艺使U型功函数金属层34与低阻抗金属层36的表面与层间介电层32表面齐平。
[0037]在本实施例中，功函数金属层34优选用以调整形成金属栅极的功函数，使其适用于N型晶体管(NMOS)或P型晶体管(PMOS)。若晶体管为N型晶体管，功函数金属层34可选用功函数为3.9电子伏特(eV)?4.3eV的金属材料，如铝化钛(TiAl)、铝化锆(ZrAl)、铝化钨(WAl)、铝化钽(TaAl)、铝化铪(HfAl)或TiAlC(碳化钛铝)等，但不以此为限；若晶体管为P型晶体管，功函数金