在应变松弛缓冲层上方形成应变外延半导体材料的方法【
技术领域：
】[0001]本发明通常涉及场效应晶体管(FET)半导体装置的制造，尤其涉及在应变松弛缓冲(strain-relaxedbuffer；SRB)层上方形成应变外延生长半导体材料的各种方法。【
背景技术：
】[0002]装置制造商不断被迫生产相对前一代装置性能增加且生产成本降低的集成电路产品。就平面及3D装置(例如FinFET)而言，装置设计人员已花多年时间并采用各种技术来试图改进此类装置的性能及可靠性。目前，装置设计人员正研究在晶体管装置中使用替代半导体材料例如硅锗(SiGe)，如II1-V族材料等，以提升此类装置的性能。在作为“虚拟衬底”的应变松弛SiGe层上方可制造使用硅、硅-锗或锗沟道材料的具有高载流子迀移率的装置。理想地，此类虚拟衬底需要具有低穿透位错密度(threadingdislocat1ndensity;TDD)的非常光滑的平面。不过，在硅衬底(工业中使用的主流衬底)上形成由此类替代材料组成的此类虚拟衬底并非小事，因为除其它问题以外，此类替代沟道材料与硅之间的晶格常数具有很大差别。[0003]—种形成虚拟衬底的现有技术包括执行外延生长制程，以在半导体衬底(例如硅)上方，在均匀或梯度条件下形成较厚的半导体材料层(“外延半导体材料层”)。外延半导体材料层形成达到的厚度大于此类半导体材料的临界厚度，通过向该外延半导体材料层中引入位错来松弛该外延半导体材料层。该外延半导体材料层的该临界厚度主要由该外延半导体材料层与衬底之间的组分差别、生长条件(生长速率、温度等)以及该外延半导体材料层中和/或该外延半导体材料层与下方衬底之间的异质界面处所存在的的缺陷确定。尽管通过此方法可获得降低的穿透位错密度，但厚缓冲层仍存在一些主要缺点，例如生长时间、材料消耗、热预算等，而通常不能达到所需的TDD水平。[0004]在形成彼此堆叠的此类晶格常数不匹配的材料方面，有一个通常被称为材料的“临界厚度”的概念。临界厚度被定义为基本上没有任何失配位错(misfitdislocat1n)及穿透位错的完全应变异质结构材料的最大稳定厚度，下面将作更详细说明。图1A是从DouglasJ.Paul在AdvancedMaterials杂志(11(3),191-204(1999))发表的文章名称为“Silicon-GermaniumStrainedLayerMaterailsinMicroelectronics，，中所取的图。垂直轴是以纳米表示的临界厚度。水平轴是硅-锗材料中锗的组分(Si1xGex;X=0-1)。水平轴上最左边的点为纯硅(Ge组分等于0.0)。水平轴上最右边的点为纯锗(Ge组分等于1.0)。两条曲线R及S定义具有不同锗组分水平的娃-锗材料的稳定、亚稳定(metastable)以及伴随缺陷的松弛区域。曲线R的上方及右边是处于伴随缺陷的松弛状态的材料。曲线S的下方及左边是处于稳定状态的材料(也就是基本上无缺陷以及处于“完全应变”状态)。两条曲线R与S之间的区域定义材料处于亚稳定状态的区域。处于亚稳定状态的材料不稳定，但如果在合适状态下生长仍可完全应变并基本上无缺陷。不过，当环境改变时，例如当该亚稳定材料退火时，该亚稳定材料可能较快地松弛(伴随形成相关的缺陷)。[0005]请参照图1A，纯锗层(Ge组分等于1.0)在厚度达到约I至2纳米(点CTl)时可处于稳定状态，且它在厚度在约2至4纳米之间(点CT2)时可处于亚稳定状态。在厚度为约4纳米以上时，纯锗层将处于伴随缺陷的松弛状态。相反，具有50%锗的硅-锗层在厚度达到约4纳米时(点CT3)可处于稳定状态，且它在厚度在约4至30纳米之间时(点CT4)可处于亚稳定状态。在厚度为约30纳米以上时，具有50%组分的锗的硅-锗层将处于伴随缺陷的松弛状态。[0006]关于此类SiGe材料的位错，具有至少两种类型的位错值得提到-失配位错及穿透位错。一般来说，失配位错发生于具有不同晶格常数的两个层之间的缺失或额外晶格处。在Si/SiGe异质结构中，当SiGe生长超过其临界厚度时，因生长材料与硅衬底的晶格常数之间不匹配而发生失配位错。当SiGe生长于(100)硅衬底上时，这些失配位错通常会以约60度取向。对于每个失配位错，通常会具有两个穿透位错，各该穿透位错起始于该失配位错的端部。这些穿透位错前进或“穿透”至该SiGe材料的表面，它们有效终止于该SiGe材料的表面。在其它情况下，失配位错也可终止于半导体晶圆的边缘或者其它合适的边界而不形成穿透位错。[0007]图1B至IE显示在SRB结构上方形成替代沟道材料的示例现有技术。图1B显示装置10，其中，在硅衬底12的表面上生长具有组分例如Sia75Gea25的第一硅锗层14。第一硅锗层14所生长达到的厚度大于其临界厚度。接着，在第一SiGe层14上沉积硅覆盖层16。硅覆盖层16的厚度通常较薄，例如是第一SiGe层14的厚度的约10至20%，从而不限制SiGe层14的松弛。图1C显示执行离子注入制程18以注入离子(例如氩)以后的装置10。注入这些离子的目的是在衬底12中生成相对“弱点”，用以后续流程中位错的形核(nucleat1n)，也就是可较容易地在第一SiGe层14中形成失配位错及穿透位错。图1D显示执行退火制程(例如750至1050°C)，从而导致在衬底12与第一SiGe层14之间的界面处形成失配位错(位错未显示)以及延伸穿过第一SiGe层14的简单显示的穿透位错26以后的装置10。第一SiGe层14中的一些穿透位错也会与符号相反的位错一起煙灭。理想地，那些未被煙灭的穿透位错将终止于硅覆盖层16的上界面。换句话说，理想地，所有的穿透位错26将被限制于第一SiGe层14中，而不会穿透进入硅覆盖层16。在这个制程点，于形成时初始应变的第一SiGe层14现在随位错松弛，而娃覆盖层16处于拉伸应变状态，与现在松弛的第一SiGe层14具有相同的横向晶格参数。图1E显示在硅覆盖层16上形成第二硅锗材料层28以后的装置10。理论上，由于此时第一SiGe层14松弛，基本上所有的穿透位错26都被限制于硅覆盖层16的下方或界面处，且硅覆盖层16本身基本上无穿透位错，因此，如果第二SiGe层28具有与第一硅锗层14相同的锗组分，例如Sia75Gea25,则第二SiGe层28可在基本上无位错的状态中生长至任意想要的厚度。随后，尽管附图中未显示，但如果需要，通过使用适当的掩膜策略，可在第二SiGe层28上生长额外的外延半导体材料(用于N型装置的Si以及用于P型装置的SiGea5)。[0008]尽管上述制程在生产具有低TDD值的SRB结构时有所成功，但此类SRB结构的质量仍不足以为下一代晶体管装置提供虚拟衬底。理想地，SRB结构形成有零穿透位错，但实际上，总会有一些穿透位错存在于SRB结构中。就形成下一代装置的此类SRB结构而言，目标将是实现接近零的TDD。上述流程(图1B至1E)通常导致约IX14位错/平方厘米的TDD0[0009]出于数个原因，人们相信形成SRB结构的上述流程并不如希望的那样有效。首先，在离子注入制程18(图1C)期间，注入离子的分布不会使聚集于衬底12与第一SiGe层14之间的界面20处的离子具有很小的垂直分布。相反，由于离子注入制程18中的离散(straggle)，注入离子中的一些沿第一SiGe层14的厚度垂直分布，一些可能位于娃覆盖层16中，以及一些可能位于硅衬底12中。因此，穿透位错可能产生并扩散进入或穿过硅覆盖层16。如果这样，当第二SiGe层28形成时，此类位错也将扩散进入第二SiGe层28内。其次，在一些情况下，当一些位错扩散至硅覆盖层16的表面时，硅覆盖层16根本不能有效限制所有位错。此类情况可能发生于执行积极的退火制程24以形成穿透位错26时。图1F显示位错扩散穿过硅覆盖层16并进入由SiGe材料构成的第二硅锗材料层的TEM(投射电子显微镜)照片。[0010]本发明涉及在应变松弛缓冲(SRB)层上方形成应变外延生长半导体材料的各种方法，以解决或减轻上述问题中的一个或多个。【
发明内容】[0011]下面提供本发明的简要总结，以提供本发明的一些态样的基本上理解。本【
发明内容】并非详尽概述本发明。其并非意图识别本发明的关键或重要元件或划定本发明的范围。其唯一目的在于提供一些简化的概念，作为后面所讨论的更详细说明的前序。[0012]—般来说，本发明涉及在应变松弛缓冲(strain-relaxedbuffer;SRB)层上方形成外延生长半导体材料的各种方法。这里所揭露的一种示例方法包括:除其它以外，执行多个外延沉积制程，以顺序形成位于半导体衬底上的第一材料层、位于该第一材料层上的第一覆盖层、位于该第一覆盖层上的第二材料层、以及位于该第二材料层上的第二覆盖层，其中，该第一及第二材料层由半导体材料制成，该半导体材料所具有的晶格常数不同于该半导体衬底的晶格常数，该第一材料层于沉积时应变，以及该第一材料层的厚度超过稳定及应变所需的临界厚度。该方法还包括步骤:在形成该第二材料当前第1页1 2 3