非易失性存储器装置及其制造方法
【技术领域】
[0001]本发明是有关于一种半导体存储装置，且特别是有关于一种非易失性存储器装置及其制造方法。
【背景技术】
[0002]在非易失性存储器中，依据存储器内的数据能否在使用电脑时随时改写，可分为两大类产品，分别为只读存储器(read-only memory, ROM)与快闪存储器(flash memory) 0其中快闪存储器因成本较低，而逐渐成为非易失性存储器的主流技术。
[0003]在一些现有利用硅与金属层进行金属硅化反应以形成多晶硅栅极堆叠结构的技术中，仅会进行一次沉积制造工艺，以在多晶硅栅极堆叠结构上顺应性地形成金属层及保护层。然而，若金属层的厚度太大，则在阵列区中，金属硅化物会残留于相邻的多晶硅栅极堆叠结构之间。如此以来将导致相邻的多晶硅栅极堆叠结构发生桥接现象，因而造成电性失效。反之，若金属层的厚度太小，则在周边电路区中，形成于多晶硅栅极堆叠结构顶部表面的金属硅化物厚度不足。如此以来将导致后续形成于第二多晶硅栅极堆叠结构上的接触孔(contact hole)贯穿金属硅化物，因而使非易失性存储器装置的电性效能劣化。
[0004]本发明提出一种解决金属娃化物残留而导致桥接(bridging)现象的问题解答，可改善非易失性存储器装置的电性效能失效或劣化的问题。
【发明内容】
[0005]本发明的目的在于提供一种非易失性存储器装置及其制造方法，以改善非易失性存储器装置的电性效能失效或劣化的问题。
[0006]本发明的一实施例揭示一种非易失性存储器装置，包括:一基板，包括一阵列区；至少两个第一多晶硅栅极堆叠结构，位于基板的阵列区上；一绝缘层，位于上述至少两个第一多晶硅栅极堆叠结构之间，且在上述至少两个第一多晶硅栅极堆叠结构之间的绝缘层上具有一沟槽；一第一金属层，位于沟槽的侧壁及底部上；一第一保护层，位于沟槽中及第一金属层之上；以及一第二金属层，位于上述至少两个第一多晶硅栅极堆叠结构及第一保护层的顶部表面上，使第一金属层及第二金属层包围第一保护层。
[0007]本发明的另一实施例揭示一种非易失性存储器装置的制造方法，包括:提供一基板，包括一阵列区；在基板的阵列区上形成至少两个第一多晶硅栅极堆叠结构以及在上述至少两个第一多晶硅栅极堆叠结构之间形成一绝缘层，其中上述至少两个第一多晶硅栅极堆叠结构之间的绝缘层上具有一沟槽；在沟槽的侧壁及底部顺应性地形成一第一金属层，且在沟槽中填入一第一保护层以覆盖第一金属层；以及在上述至少两个第一多晶硅栅极堆叠结构及第一保护层的顶部表面上形成一第二金属层，使第一金属层及第二金属层包围第一保护层。
[0008]本发明的不同厚度金属层及其两步骤沉积制造工艺的形成方法，可有效解决非易失性存储器装置效能劣化或电性失效的问题，进而提升产品良率并降低制造成本。
【附图说明】
[0009]图1A至图1F为绘示出依据本发明的一些实施例的形成一非易失性存储器装置100的各个制造工艺阶段的剖面示意图。
[0010]符号说明:
[0011]10?阵列区；
[0012]20?周边电路区；
[0013]100?非易失性存储器装置；
[0014]12 ?基板；
[0015]104?穿隧氧化物层；
[0016]110?第一多晶娃栅极堆叠结构；
[0017]112?多晶硅层(浮置栅极)；
[0018]114?介电层；
[0019]116?多晶硅层(控制栅极)；
[0020]120?第二多晶硅栅极堆叠结构；
[0021]130?绝缘层；
[0022]132 ?衬层；
[0023]134?内层介电层；
[0024]151、152 ?沟槽；
[0025]162?第一金属层；
[0026]164?第一保护层；
[0027]166?第二金属层；
[0028]168?第二保护层；
[0029]170?金属硅化物；
[0030]172?金属硅化物层；
[0031]P1、P2 ?间距；
[0032]Tl?第一厚度；
[0033]T2?第二厚度；
[0034]T3?第三厚度；
[0035]Wl?第一宽度；
[0036]W2?第二宽度。
【具体实施方式】
[0037]本发明提供一种非易失性存储器装置及其制造方法，图1A至图1F为绘示出依据本发明的一些实施例的形成一非易失性存储器装置100的各个制造工艺阶段的剖面示意图。
[0038]请参照图1A，提供一基板102，其包括一阵列区10以及相邻于阵列区10的一周边电路区20。可在阵列区10的基板102上形成多个第一多晶硅栅极堆叠结构110，且可在周边电路区20的基板102上形成多个第二多晶硅栅极堆叠结构120。
[0039]在一些实施例中，基板102的材料可包括硅、砷化镓、氮化镓、硅化锗、绝缘层上覆石圭(silicon on insulator, SOI)、其他合适的材料或上述材料的组合。
[0040]第一多晶硅栅极堆叠结构110及第二多晶硅栅极堆叠结构120的制造包括:在基板102的上依序形成一穿隧氧化物层104、一多晶娃层112、一介电层114、一多晶娃层116。接着对多晶硅层112、介电层114及多晶硅层116进行一图案化制造工艺，借以在阵列区10形成第一多晶硅栅极堆叠结构110，且在周边电路区20形成第二多晶硅栅极堆叠结构120。在一些实施例中，介电层114是作为栅极间介电层，且可为多层结构，例如，由氧化硅/氮化硅/ 二氧化硅(ONO)所形成的多层结构。
[0041]在本实施例中，第一多晶硅栅极堆叠结构110及第二多晶硅栅极堆叠结构120分别包括一多晶娃层112、一介电层114及一多晶娃层116。由于多晶娃层112与多晶娃层116分别作为浮置栅极与控制栅极。因此，在下文中，分别称之为浮置栅极(多晶硅)112与控制栅极(多晶硅)116。
[0042]在第一多晶硅栅极堆叠结构110及第二多晶硅栅极堆叠结构120之上形成一绝缘层130。在一些实施例中，绝缘层130的材料可包括氧化物。接着，进行一回蚀刻制造工艺，借以移除部分的绝缘层130，而露出第一多晶硅栅极堆叠结构110及第二多晶硅栅极堆叠结构120的控制栅极(多晶硅)116。
[0043]在本实施例中，相邻的两个第一多晶硅栅极堆叠结构110之间具有一间距P1，且相邻的两个第二多晶硅栅极堆叠结构120之间具有一间距P2。需注意的是，由于间距P2大于间距Pl (举例而言，P2可为Pl的5倍以上)，因此在形成绝缘层130时，会在阵列区10与周边电路区20形成不同的剖面。如图1A所绘示，由于间距Pl小于绝缘层130厚度的两倍，因此绝缘层130会完全填满相邻的两个第一多晶硅栅极堆叠结构110之间的空间。然而，由于间距P2大于绝缘层130厚度的两倍，因此绝缘层130并不会完全填满第二多晶硅栅极堆叠结构120之间的空间。在进行回蚀刻制造工艺之后，仅在第二多晶硅栅极堆叠结构120的两侧形成作为栅极间隙壁的绝缘层130。
[0044]接着，在第一多晶硅栅极堆叠结构110、第二多晶硅栅极堆叠结构120及绝缘层130之上形成一衬层132。衬层132可包括一层或多层介电层。在本实施例中，衬层132可包括一层氮化硅及一层氧化硅。
[0045]接着，在衬层132之上形成一内层介电(interlayer dielectric, ILD)层134,以填充于第一多晶硅栅极堆叠结构110之间的空间以及第二多晶硅栅极堆叠结构120之间的空间中。绝缘层130、衬层132及内层介电层134的材料可分别包括氮化硅、氧化硅、氮氧化硅、其他合适的材料或上述材料的组合。
[0046]接着，进行一蚀刻制造工艺，借以移除位于沟槽151中的衬层132、内层介电层134及部分的绝缘层130,以露出第一多晶娃栅极堆叠结构110的控制栅极(多晶娃)116。同时移除位于沟槽152中的部分的绝缘层130、部分的衬层132及部分的内层介电层134，以露出第二多晶硅栅极堆叠结构120的控制栅极(多晶硅)116。在本实施例