存储器阵列块的纵向端处的阶梯结构相关联的相邻存取线之间的间隔。如图3到5中所示出，由阶梯结构340中的每一者界定的接触区域可实质上平行于存储器阵列块350的纵向长度且实质上平行于由存储器阵列块350的横向侧表面360界定的平面而对准。与阶梯结构340中的每一者相关联的存取线306的上水平部分306B可从阶梯结构340上方朝向由横向侧表面360界定的平面横向延伸且实质上垂直于由横向侧表面360界定的平面而延伸。阶梯结构的长度Lss(图5)可根据期望调整以提供足够空间来形成存取线306，使得电应力及制造成本降低或维持在相对较低水平，且总体上未使存储器阵列块350增加显著宽度W及/或第一选择栅极308及对应子块的数目，或甚至同时减小存储器阵列块350的宽度W及/或第一选择栅极308及对应子块的数目。举例而言且无限制，与32个导电层相关联的常规存取线在所述存取线之间形成有小于100nm(例如约45nm)的距离，而根据本发明的相邻存取线306可分离至少约lOOnm(例如200]1111、30011111、500111]1或]^111)的距离。无论存储器阵列块350中所包含的导电层305的数目如何，都可存在此类有利配置。
[0050]虽然图4说明定位于阶梯结构340C下方且纵向相邻于阶梯结构340C(例如至少部分直接定位于相应存储器阵列块370下方)的两个控制单元312，但是本发明中包含其它配置。例如，一或多个控制单元312可直接定位于阶梯结构340C下方(S卩，在相同于阶梯结构340C的沿存储器阵列块350的长度的纵向位置处)。在此类实施例中，存取线306的下水平部分306A可只沿从一或多个控制单元312到外垂直部分311A的横向方向延伸。换句话来说，下水平部分306A可不包含平行于存储器阵列块350的纵向长度而纵向延伸的任何部分。替代地，下水平部分306A可被省略且外垂直部分311A可直接耦合到一或多个控制单元312。
[0051]因为使用阶梯结构340来代替存储器阵列块350的纵向端处的阶梯结构，所以根据本发明的存储器阵列块350的总纵向长度可相同于、小于或只略微大于在纵向端处包含阶梯结构的常规存储器阵列块，即使每一阶梯结构340的长度Lss经增大以对存取线306提供额外空间，如上文所描述。存储器阵列块350的任何此加长均无益于减小存储器阵列块350的宽度W及/或提供由本发明的实施例实现的存取线306之间的增加空间。
[0052]再次参考图4及5，第一选择栅极308(例如上选择栅极、漏极选择栅极(SGD))可在导电层305的堆叠上方纵向延伸。在一些实施例中，第一选择栅极308可直接在导电层305的堆叠上方延伸且只在存储器阵列块350的一或多个部分上方相邻于导电层305的堆叠而延伸，例如在存储器阵列块350的存储器阵列部分370上方且相邻于存储器阵列块350的存储器阵列部分370而延伸。然而，归因于阶梯结构340及存取线306中的一或多者的位置，第一选择栅极308无法在存储器阵列块350的阶梯区域380上方延伸。在阶梯区域380中，一或多个电线328可用于将第一存储器阵列部分370上方的第一选择栅极308的第一部分电耦合到阶梯区域380的纵向相对侧上的第二存储器阵列部分370上方的第一选择栅极308的第二部分的相应第一选择栅极308。一或多个电线328可在横向上足够薄以围绕阶梯结构340及/或存取线306布线。
[0053]如图4及5中所示出，存储器阵列块350可包含彼此横向相邻的8个第一选择栅极308及对应子块。与图1的结构相比，较少第一选择栅极308及对应子块可用于给定数目的导电层305。例如，如果图1的结构包含32个导电层105，那么阶梯结构120的宽度可足以将至少16个第一选择栅极108及对应子块定位于所述结构上方。然而，如果相同数目的32个导电层305用于图4及5的结构中，那么存储器阵列块350的宽度W可只足够用于8个或更少(例如4个)第一选择栅极308及对应子块。因此，本发明的实施例包含半导体装置结构300，其包含可具有至少32个导电层及至多8个第一选择栅极308及对应子块(例如具有64个导电层305及8个第一选择栅极及对应子块)的存储器阵列块350。举例而言且无限制，本发明的存储器阵列块350可包含至少32个导电层305且具有约5μπι或更小(例如约3μπι或更小)的横向宽度W。在一些实施例中，存储器阵列块350可包含64个或64个以上导电层305且具有约2μπι或更小的横向宽度W。存储器阵列块350中的每一者的减小宽度W可导致用于唯一地存取存储器阵列块350中的所有存储器单元的更少第一选择栅极308及对应子块。
[0054]因此，本发明的实施例包含垂直存储器装置，其包含:至少一个长形垂直存储器阵列块，所述长形垂直存储器阵列块包含存储器单元的垂直串；及至少一个阶梯结构，其包含其相应导电层的接触区域。所述至少一个垂直存储器阵列块可包含用于选择存储器单元的至少32个导电层且可具有约5μπι或更小的横向宽度。存储器单元的所述垂直串可延伸通过所述至少32个导电层。
[0055]此外，本发明的实施例包含半导体存储器装置，其包含:至少一个存储器阵列块，所述存储器阵列块包含至少16个导电层;及至少两个阶梯结构，其界定到所述至少16个导电层的接触区域。所述至少两个阶梯结构定位于所述至少一个存储器阵列块的纵向端之间。至少16个存取线电耦合到由所述至少两个阶梯结构界定的相应接触区域。所述至少一个存储器阵列块的一部分缺乏阶梯结构且定位于所述至少两个阶梯结构之间。
[0056]本发明的额外实施例包含半导体装置，其包含存储器阵列。所述存储器阵列可包含导电层堆叠及所述存储器阵列的第一部分与第二部分之间的阶梯结构。所述阶梯结构可包含用于所述导电层堆叠的相应导电层的接触区域。所述存储器阵列的所述第一部分可包含第一多个选择栅极。所述第一多个选择栅极中的每一选择栅极可在所述导电层堆叠上方沿特定方向延伸。所述存储器阵列的所述第二部分可包含第二多个选择栅极。所述第二多个选择栅极中的每一选择栅极也可在所述导电层堆叠上方沿所述特定方向延伸。
[0057]举例而言且无限制，可使用常规半导体制造技术来形成本发明的半导体装置结构300。例如，可使用常规材料形成技术(例如化学气相沉积(CVD)、物理气相沉积(PVD)、原子层沉积(ALD)、旋涂或其组合)来形成交替的导电层305及绝缘材料。导电层305可图案化成长形结构以最终界定存储器阵列块350。如果需要，所述长形结构的部分可从其横向侧表面360凹陷以形成具有凹陷横向侧表面362的阶梯区域340，如上文所解释。可通过用第一掩模(其可为所谓的“硬掩模”)覆盖导电层305的堆叠的上导电层305的部分而形成阶梯结构340。可在阶梯结构340的所要位置处(例如在待形成的存储器阵列块350的纵向端(例如沿横向侧表面360)之间)穿过所述第一掩模形成一或多个孔隙。可(例如)通过使用第二掩模而经由所述第一掩模中的所述孔隙形成阶梯结构340中的每一者。可使用所述第一掩模及所述第二掩模来移除一或多对导电材料305及绝缘材料以保护待保留的结构的部分，所述第二掩模可水平凹陷，且可重复材料移除及凹陷操作，直到形成所需数目的接触区域(例如阶梯)为止，如所属领域中已知。
[0058]可在上文所描述的位置及配置中使用常规半导体制造技术来形成结构的其它元件(例如一或多个控制单元312、存取线306、第一选择栅极308、数据线302、存储器单元的垂直串301等等)。
[0059]因此，本发明包含形成半导体装置结构的方法。根据此类方法，导电层及绝缘材料的交替堆叠经形成及图案化以形成至少一个长形存储器阵列块。一或多个阶梯结构形成于所述至少一个长形存储器阵列块的纵向端之间及所述至少一个长形存储器阵列块的横向侧表面之间以界定导电层及绝缘材料的所述交替堆叠的相应导电层的接触区域。
[0060]本发明还包含形成半导体装置的方法，其可包含:形成包含导电层堆叠的存储器阵列；及将阶梯结构定位于所述存储器阵列的第一部分与第二部分之间。可由所述阶梯结构界定用于所述导电层堆叠的相应导电层的接触区域。可在所述存储器的所述第一部分上方形成第一多个选择栅极以在所述导电层堆叠上方沿特定方向延伸。可在所述存储器阵列的所述第二部分上方形成第二多个选择栅极以在所述导电层堆叠上方沿所述特定方向延伸。
[0061]操作半导体装置的方法包含:存取三维存储器阵列块(例如图3到5中所示出的存储器阵列块350)的存储器单元。可通过执行读取操作、写入操作及擦除操作中的一或多者而存取所述存储器单元。如上文详细所描述，存储器阵列块350可由导电层的长形堆叠界定且可包含界定用于电接入相应导电层305的接触区域的至少一个阶梯结构340。至少一个阶梯结构340可纵向定位于存储器单元的垂直串301的第一部分(例如图5的左边的垂直串301的部分)与垂直串301的第二部分(例如图5的右边的垂直串301的部分)之间。
[0062]可通过将电压施加到电耦合到所需存储器单元的存取线306而部分地完成存储器单元的存取。施加到存取线306的特定电压可基于(例如)是否读取、写入或擦除存储器单元。例如，在读取操作期间，通过导电层305而电耦合到所需存储器单元的存取线306可被偏压到低(例如接地)电压，而通过包含待存取的存储器单元的其它导电层305而电耦合到垂直串301中的其它存储器单元的存取线