互补金属氧化物半导体与其利记博彩app
【技术领域】
[0001]本发明涉及一种互补式金属氧化物半导体与其利记博彩app，特别是涉及一种具有N型调和层的互补式金属氧化物半导体与其利记博彩app。
【背景技术】
[0002]在现有半导体产业中，多晶硅广泛地应用于半导体元件如金属氧化物半导体(metal-oxide-semiconductor, M0S)晶体管中，作为标准的栅极材料选择。然而，随着M0S晶体管尺寸持续地微缩，传统多晶娃栅极因硼穿透(boron penetrat1n)效应导致元件效能降低，及其难以避免的空乏效应(deplet1n effect)等问题，使得等效的栅极介电层厚度增加、栅极电容值下降，进而导致元件驱动能力的衰退等困境。因此，半导体业界更尝以新的栅极材料，例如利用功函数(work funct1n)金属来取代传统的多晶娃栅极，用以作为匹配高介电常数(High-K)栅极介电层的控制电极。
[0003]而在互补式金属氧化物半导体(complementarymetal-oxide semiconductor,CMOS)元件中，双功函数金属栅极一方面需与NM0S元件搭配，另一方面则需与PM0S元件搭配，因此使得相关元件的整合技术以及制作工艺控制更形复杂，且各材料的厚度与成分控制要求也更形严苛。双功函数金属栅极的利记博彩app可大概分为前栅极(gate first)制作工艺及后栅极(gate last)制作工艺两大类。其中前栅极制作工艺会在形成金属栅极后始进行源极/漏极超浅接面活化回火以及形成金属硅化物等高热预算制作工艺，因此使得材料的选择与调整面对较多的挑战。为避免上述高热预算环境并获得较宽的材料选择，业界提出以后栅极制作工艺取代前栅极制作工艺的方法。
[0004]而现有后栅极制作工艺中，先形成一牺牲栅极(sacrifice gate)或取代栅极(replacement gate),并在完成一般M0S晶体管的制作后,将牺牲/取代栅极移除而形成一栅极凹槽(gate trench)，再依电性需求于栅极凹槽内填入不同的金属。但由于后栅极制作工艺相当复杂，需要多道制作工艺才能完成，且容易造成电性的不稳定，因此目前厂商都致力开发更好品质的金属栅极的制作工艺。
【发明内容】
[0005]本发明的目的在于提供一种制作具有金属栅极的半导体元件的方法，可得到优选的制作工艺可靠度。
[0006]为达上述目的，根据本发明的其中一个实施方式，本发明提供了一种互补式金属氧化物半导体结构，包含一 P型晶体管以及一 N型晶体管。P型晶体管具有一 P型金属栅极，该P型金属栅极包含一底阻障层、一 P型功函数金属层、一 N型调和层、一 N型功函数金属层以及一金属层。N型晶体管包含一 N型金属栅极，该N型金属栅极包含该N型调和层、该N型功函数金属层以及该金属层。
[0007]根据本发明另一实施例，本发明另外提供一种形成互补式金属氧化物半导体的方法。首先提供一介电层，其具有一第一沟槽以及一第二沟槽，然后在第一沟槽以及第二沟槽中形成一底阻障层以及一P型功函数金属层。接着移除第二沟槽中的底阻障层以及P型功函数金属层，并在第一沟槽以及第二沟槽中形成一 N型调和层以及一 N型功函数金属层。最后，形成一金属层以完全填满第一沟槽以及第二沟槽。
[0008]本发明考虑到N型晶体管特殊的电性需求，因此会将原先形成在第二沟槽中的底阻障层以及P型功函数金属层移除，并重新形成N型调和层并搭配N型功函数金属层，以获得N型晶体管的最佳电性表现。
【附图说明】
[0009]图1至图10为本发明的一实施例中形成互补式金属氧化物半导体的步骤示意图。
[0010]主要元件符号说明
[0011]300基底410第一间隙壁
[0012]302浅沟槽隔离412第一轻掺杂漏极
[0013]306接触洞蚀刻停止层414第一源极/漏极
[0014]308层内介电层416第一沟槽
[0015]317底阻障层418第一金属栅极
[0016]317a第一底阻障层 500第二主动区域
[0017]317b第二底阻障层502第二导电型晶体管
[0018]318P型功函数金属层504第二介质层
[0019]320N型调和层505第二高介电常数层
[0020]322N型功函数金属层507第二蚀刻停止层
[0021]326金属层506第二牺牲栅极
[0022]400第一主动区域 508第二盖层
[0023]402第一导电型晶体管510第二间隙壁
[0024]404第一介质层512第二轻掺杂漏极
[0025]405第一高介电常数层514第二源极/漏极
[0026]407第一蚀刻停止层 516第二沟槽
[0027]408第一盖层518第二金属栅极
[0028]406第一牺牲栅极
【具体实施方式】
[0029]为使熟悉本发明所属技术领域的一般技术者能更进一步了解本发明，下文特列举本发明的数个优选实施例，并配合所附的附图，详细说明本发明的构成内容及所欲达成的功效。
[0030]请参考图1至图10，所绘示为本发明的一实施例中一种形成互补式金属氧化物半导体的步骤示意图。如图1所示，首先提供一基底300，例如是一硅基底、含硅基底或硅覆绝缘(silicon-on-1nsulator, SOI)基底等。基底300上具有多个浅沟槽隔离(shallowtrench isolat1n, STI)302。通过浅沟槽隔离302所包围的区域，可定义出彼此电性绝缘的一第一主动区域400以及一第二主动区域500。接着分别于第一主动区域400与第二主动区域500的基底300上形成一第一导电型晶体管402与一第二导电型晶体管502。在本实施例中，第一导电型晶体管402为一 P型晶体管，而第二导电型晶体管502为一 N型晶体管。
[0031]如图1所示，第一导电型晶体管402包含一第一介质层404、一第一高介电常数层405、一第一蚀刻停止层407、一第一牺牲栅极406、一第一盖层408、一第一间隙壁410、一第一轻掺杂漏极(light doped drain, LDD) 412以及一第一源极/漏极414。在本发明优选实施例中，第一介质层404为一二氧化硅层，第一高介电常数层405的介电常数大约大于
4,其可以是稀土金属氧化物层或镧系金属氧化物层，例如氧化铪(hafnium oxide, Hf02) >石圭酸給氧化合物(hafnium silicon oxide, HfSi04)、??圭酸給氮氧化合物(hafnium siliconoxynitride, HfS1N)、氧化招(aluminum oxide, A1203)、氧化镧(lanthanum oxide, La203)、招酸镧(lanthanum aluminum oxide, LaAlO)、氧化组(tantalum oxide, Ta205)、氧化错(zirconium oxide, Zr02)、娃酸错氧化合物(zirconium silicon oxide, ZrSi04)、错酸給(hafnium zirconium oxide, HfZrO)、氧化镱(yttrium oxide, Yb203)、氧化石圭镱(yttriumsilicon oxide, YbS1)、招酸错(zirconium aluminate, ZrAlO)、招酸給(hafniumaluminate, HfAlO)、氮化招(aluminum nitride, AIN)、氧化钦(titanium oxide, Ti02),氮氧化错(zirconium oxynitride, ZrON)> 氮氧化給(hafnium oxynitride, HfON)>氮氧石圭错(zirconium silicon oxynitride, ZrS1N)、氮氧石圭給(hafnium siliconoxynitride, HfS1N)、银秘组氧化物(strontium bismuth tantalate, SrBi2Ta209, SBT) >错钦酸铅(lead zirconate titanate, PbZrxTi! x03, PZT)或钦酸钡银(barium strontiumtitanate, BaxSr! xTi03, BST),但不以上述为限。第一蚀刻停止层407包含金属层或金属氮化物层，例如是氮化钛(TiN)。而于其他实施例中，第一蚀刻停止层407也可以省略。第一牺牲栅极406则例如是多晶硅栅极，但也可以是由多晶硅层、非晶硅(amorphous Si)或者锗层所组合的复合栅极。第一盖层408则例如是一氮化硅层。第一间隙壁410可为一复合膜层的结构，其可包含高温氧化娃层(high temperature oxide, ΗΤ0)、氮化娃、氧化娃或使用六氯二娃烧(hexachlorodisilane, Si2Cl6)形成的氮化娃(HCD-SiN)。第一轻掺杂漏极412以及第一源极/漏极414则以适当浓度的掺杂加以形成。
[0032]第二导电型晶体管502包含一第二介质层504、一第二高介电常数层505、一第二蚀刻停止层507、一第二牺牲栅极506、一第二盖层508、一第二间隙壁510、一第二轻掺杂漏极512以及一第二源极/漏极514。第二导电型晶体管502中各元件的实施方式大致与第一导电型晶体管402相同，在此不加以赘述。此外，虽然图1中未明白绘出，但第一导电型晶体管402与第二导电型晶体管502仍可包含其他半导体结构，例如金属硅化物层(salicide)、以选择性外延成长(selective epitaxial growth, SEG)而形成具有六面体(hexagon,又叫sigmaS)或八面体(octangon)截面形状的源极/漏极或是其他保护层。在形成了第一导电型晶体管402与第二导电型晶体管502后，于基底300上依序形成一接触洞蚀刻停止层(contact etch stop layer, CESL) 306 与一内层介电层(inter-layerdielectric, ILD) 308，覆盖在第一导电型晶体管402与第二导电型晶体管502上。
[0033]如图2所示，接着进行一平坦化制作工艺，例如一化学机械平坦化(chemicalmechanical polish, CMP)制作工艺或者一回蚀刻制作工艺或两者的组合，以依序移除部分的内层介电层308、部分的接触洞蚀刻停止层306、部分的第一间隙壁410、部分的第二间隙壁510,并完全移除第一盖层408、第二盖层508,直到暴露出第一牺牲栅极406与第二牺牲栅极506的顶面。
[0034]如图3所示，进行一蚀刻制作工艺例如是湿蚀刻制作工艺以移除第一牺牲栅极406以及第二牺牲栅极506，此蚀刻步骤优选会停止在第一蚀刻停止层407以及第二蚀刻停止层507，并在第一导电型晶体管402中形成一第一沟槽(trench) 416，在第二导电型晶体管502中形成一第二沟槽516。