针对失配优化具有改进的布局的模拟电路的利记博彩app
【专利说明】针对失配优化具有改进的布局的模拟电路
[0001]相关申请的交叉引用
[0002]本专利申请要求2014年07月22日提交的、具有序列号14/337,539的、题为“AnalogCircuit with Improved Layout for Mismatch Optimizat1n” 的美国发明专利申请的优先权，该发明专利申请要求2013年07月24日提交的、具有序列号61/857，943的、题为“Analog Circuit with Improved Layout for Mismatch Optimizat1n” 的美国临时专利申请的优先权，它们整体通过引用并入本文。
技术领域
[0003]本公开的实施例涉及模拟电路，并且特别地涉及优化模拟电路的各种部件之间的失配。
【背景技术】
[0004]例如，由于随机的制造变异性，具有基本相似的尺寸和配置的两个基本相似的半导体部件(例如两个晶体管)可能具有失配(例如，两个晶体管的阈值电压的小的差异)。半导体器件中的各种部件之间的失配可能恶化半导体器件的性能。
[0005]图1A示意性地图示了包括晶体管Ta、Tb和Tc的常规电流镜100。在电流镜100中，晶体管Ta、Tb和Tc中的每个晶体管的源极被耦合到电源电压Vpdd。晶体管Ta、Tb和Tc的栅极彼此耦合。此外，晶体管Ta的栅极被耦合到晶体管Ta的漏极。由晶体管Ta输出的电流Ipref经过晶体管Tb和晶体管Tc分别被镜像成电流Ipouta和Ipoutb。为了使电流Ipouta和Ipoutb与电流Iref基本成镜像，晶体管Tb和Tc必须与晶体管Ta基本匹配。
[0006]图1B不意性地图不了图1A的晶体管Ta、Tb和Tc的俯视图；并且图1C不意性地图不了晶体管Ta、Tb和Tc的横截面图。如在图1B和图1C中所图示，晶体管Ta具有栅极区域14a、在N阱12a上形成的源极区域16al和漏极区域16a2。在图1C中还图示了在晶体管Ta的源极区域和漏极区域附近形成的口袋(pocket)注入区域20a(例如，包括N型口袋注入掺杂剂)。晶体管Tb和晶体管Tc具有与晶体管Ta的相似的部件。
[0007]晶体管Ta、Tb和Tc的栅极区域14a、14b和14c可以具有基本相似的尺寸(例如，以减少晶体管之间的失配)。例如，在图1B中，晶体管Ta、Tb和Tc的栅极区域14a、14b和14c中的每个栅极区域具有长度L和宽度W。
[0008]例如，可以通过采用晶体管Ta、Tb和Tc中的每个晶体管的相对较大的宽度和/或相对较大的长度减少晶体管Ta、Tb和Tc之间的失配。然而，为晶体管Ta、Tb和Tc采用相对较大的宽度和/或相对较大的长度可能并不总是可行。
[0009]在半导体器件中(例如，尤其是在其中阱或者衬底被相对较轻地掺杂或几乎未被掺杂的半导体器件中)，各种部件之间的失配是基于，例如，口袋注入剂量的波动。作为示例，晶体管Ta、Tb和Tc的阈值电压之间的失配的标准差与晶体管Ta、Tb和Tc的口袋注入区域中的掺杂剂的平均数的平方根的倒数基本成比例。然而，如在图1C中所图示，晶体管Ta、Tb和Tc中的每个晶体管具有相对较低的口袋注入。例如，在晶体管Ta的口袋注入区域20a中的掺杂剂与晶体管Ta的尺寸相比相对较低。在口袋注入区域中的这种低量的掺杂剂可能导致晶体管Ta、Tb和Tc之间的失配增加，因此恶化电流镜100的性能。
【发明内容】
[0010]在各种实施例中，本公开提供了一种半导体器件，包括:衬底;在衬底上形成的第一晶体管；以及在衬底上形成的第二晶体管，其中半导体器件的公共区域形成(i)第一晶体管的漏极区域，和(ii)第二晶体管的源极区域，并且其中第一晶体管的栅极区域被电耦合到第二晶体管的栅极区域。在实施例中，在公共区域的边缘上形成口袋注入区域;并且口袋注入区域包括口袋注入掺杂剂。在实施例中，第一区域形成第一晶体管的源极区域;并且第二区域形成第二晶体管的漏极区域。在实施例中，公共区域是第一公共区域，并且其中半导体器件进一步包括:在衬底上形成的第三晶体管，其中半导体器件的第二公共区域形成(i)第二晶体管的漏极区域，和(ii)第三晶体管的源极区域，并且其中第二晶体管的栅极区域被电耦合到第三晶体管的栅极区域。在实施例中，第一晶体管的栅极区域经由金属层被电耦合到第二晶体管的栅极区域。在实施例中，第一晶体管和第二晶体管被串联耦合。在实施例中，第一晶体管的栅极区域具有第一尺寸和第二尺寸;第二晶体管的栅极区域具有第三尺寸和第四尺寸;第一尺寸与第三尺寸基本相等;第二尺寸与第四尺寸基本相等;并且选择第一尺寸和第三尺寸使得第一尺寸和第三尺寸之和与预定义的尺寸基本相等。在实施例中，第一晶体管和第二晶体管在功能上作为单个晶体管操作。在实施例中，第一晶体管和第二晶体管中的每个晶体管都是金属氧化物半导体场效应晶体管(M0SFET)。
[0011]在各种实施例中，本公开提供了一种形成半导体器件的方法，方法包括:形成衬底;在衬底上形成第一晶体管；以及在衬底上形成第二晶体管，其中半导体器件的公共区域形成(i)第一晶体管的漏极区域，和(ii)第二晶体管的源极区域，并且其中第一晶体管的栅极区域被电耦合到第二晶体管的栅极区域。在实施例中，方法进一步包括:在公共区域的边缘上形成口袋注入区域，其中口袋注入区域包括口袋注入掺杂剂。在实施例中，第一区域形成第一区域形成第一晶体管的源极区域;并且第二区域形成第二晶体管的漏极区域。在实施例中，公共区域是第一公共区域，并且其中方法进一步包括:在衬底上形成第三晶体管，其中半导体器件的第二公共区域形成(i)第二晶体管的漏极区域，和(ii)第三晶体管的源极区域，并且其中第二晶体管的栅极区域被电耦合到第三晶体管的栅极区域。在实施例中，第一晶体管的栅极区域经由金属层被电耦合到第二晶体管的栅极区域。在实施例中，第一晶体管和第二晶体管被串联耦合。在实施例中，第一晶体管的栅极区域具有第一尺寸和第二尺寸;第二晶体管的栅极区域具有第三尺寸和第四尺寸;第一尺寸与第三尺寸基本相等；第二尺寸与第四尺寸基本相等;并且方法进一步包括选择第一尺寸和第三尺寸使得第一尺寸和第三尺寸之和与预定义的尺寸基本相等。在实施例中，第一晶体管和第二晶体管在功能上作为单个晶体管操作。在实施例中，第一晶体管和第二晶体管中的每个晶体管都是金属氧化物半导体场效应晶体管(MOSFET)。
【附图说明】
[0012]通过结合着附图的以下详细描述，将容易理解本公开的实施例。为了帮助该描述，同样的附图标记指示同样的结构元件。在附图的图中以示例的方式并且以非限制的方式图示各种实施例。
[0013]图1A示意性地图示了包括多个晶体管的常规电流镜。
[0014]图1B示意性地图示了图1A的多个晶体管的俯视图。
[0015]图1C示意性地图示了图1A的多个晶体管的横截面图。
[0016]图2A示意性地图示了包括多个晶体管的电流镜。
[0017]图2B示意性地图示了图2A的多个晶体管的子集的俯视图。
[0018]图2C示意性地图示了图2A的多个晶体管的子集的横截面图。
[0019]图3是用于形成半导体器件的方法的流程图。
【具体实施方式】
[0020]图2六示意性地图示了包括晶体管了？1、了？2、了？3、了91、了92、了93、1^1、1^2和1>3的电流镜200。电流镜200与图1A中的电流镜100相似。然而，在电流镜200中，晶体管Tpl、Tp2和Τρ3取代了图1Α中的单个晶体管Ta。相似地，在电流镜200中，晶体管Tql、Tq2和Tq3取代了图1A中的单个晶体管Tb;并且晶体管Trl、Tr2和Tr3取代了图1A中的单个晶体管Tc。
[0021 ]在实施例中，晶体管Tpl、Tp2和Tp3串联连接(之后也被称为“晶体管串”)，使得晶体管Tpl的源极被耦合到电压源Vdd、晶体管Tpl的漏极被耦合到晶体管Τρ2的源极、晶体管Τρ2的漏极被耦合到晶体管Τρ3的源极以及晶体管Τρ3的漏极被耦合到提供电流Iref的电流源Is。晶体管Tpl的栅极被耦合到晶体管Tp2和Tp3中的每个晶体管的栅极。此外，晶体管Tp3的漏极被耦合到晶体管Tpl、Tp2和Τρ3中的每个晶体管的栅极。
[0022]晶体管Tql、Tq2和Tq3也串联连接，使得晶体管Tql的源极被耦合到电压源Vdd、晶体管Tql的漏极被耦合到晶体管Tq2的源极、晶体管Tq2