具有低电流单元的3d非易失性存储器及方法
【技术领域】
[0001]并申请的主题是可再编程非易失性存储器单元阵列的结构、使用和制造，更具体地，是在半导体基板上(on)和上方(above)形成的存储器存储元件的三维阵列。
【背景技术】
[0002]利用快闪存储器的可再编程非易失性大容量数据存储系统的使用被广泛用于存储计算机文件的数据、相机图片、以及由其他类型的主机产生的和/或使用的数据。流行形式的快闪存储器是经由连接器可移除地连接到主机的卡。存在许多不同的商业上可获得的快闪存储卡，示例是以商标紧凑快闪(CF)、多媒体卡(MMC)、安全数字60)、迷你50、微50、记忆棒、记忆棒Micro、xD图片卡、智能媒体和TransFlash销售的那些。这些卡根据其规范具有唯一的机械插头和/或电接口，并且插入到作为主机的一部分而提供的或者与主机连接的匹配的插座。
[0003]广泛使用的另一形式的快闪存储器系统是快闪驱动器，其是具有通用串行总线(USB)插头的小的细长包装的手持存储器系统，该USB插头用于通过将其插入到主机的USB插座中而与主机连接。本申请的受让人桑迪士克公司销售以其Cruzer、Ultra和ExtremeContour商标的快闪驱动器。在另一形式的快闪存储器系统中，大量的存储器永久地安装在主机系统内，比如安装在笔记本计算机中，代替通常的盘驱动器大容量数据存储系统。这三种形式的大容量数据存储系统的每一种通常包括相同类型的快闪存储器阵列。它们每个通常还包含其自己的存储器控制器和驱动器，但是也具有一些而是至少部分地由存储器连接到的主机控制的存储器唯一的系统。快闪存储器通常形成在一个或多个集成电路芯片上，并且控制器通常形成在另一电路芯片上。但是在包括控制器的一些存储器系统中，尤其是嵌入在主机内的那些存储器系统中，存储器、控制器和驱动器通常形成在单个集成电路芯片中。
[0004]存在两种在主机和快闪存储器系统之间传送数据的主要技术。在其之一中，由系统产生或者接收的数据文件的地址被映射到对该系统而建立的离散范围的连续逻辑地址空间内。地址空间的广度通常足以覆盖系统能够应对的全部地址范围。作为一个例子，磁盘存储驱动器通过这样的逻辑地址空间与计算机或者其他主机系统通信。主机系统通过文件分配表(FAT)记录分配给其文件的逻辑地址，并且存储器系统维持那些逻辑地址到数据被存储到的物理存储器地址的映射。商业上可获得的大多数存储卡和快闪驱动器利用此类型的接口因为其仿真主机通常已经接口到的磁盘驱动器的接口。
[0005]在该两种技术的第二种中，由电子系统产生的数据文件被唯一地识别，并且其数据通过在该文件内的偏移而被逻辑寻址。这些文件标识符然后在存储器系统内被直接映射到物理存储器位置。在别处、比如在专利申请公开n0.US2006/0184720A1中描述和对比了这两种类型的主机/存储器系统接口。
[0006]快闪存储器系统通常利用具有存储器单元的阵列的集成电路，这些存储器单元各自根据存储在其中的数据而存储控制存储器单元的阈值电平的电荷。导电的浮置栅极最通常被提供为存储器单元的一部分以存储电荷，但是替换地使用节点电荷俘获材料。对于用于大存储容量的存储系统使用的存储器单元阵列，NAND架构通常是优选的。对于小容量存储器通常替代地使用诸如NOR的其他架构。NAND快闪阵列的示例及其作为存储器系统的部分的操作可以通过参考美国专利n0.5，570，315,5, 774，397,6, 046，935,6, 373，746、6，456，528、6，522，580、6，643，188、6，771，536、6，781，877 和 7，342，279 而得到。
[0007]近些年，在存储器单元阵列中存储的每位数据所需的集成电路面积量已经显著减小，并且目标让然时将其进一步减小。因此，快闪存储器系统的成本和尺寸正在降低。NAND阵列架构的使用有助于此，但是也已经采用其他方式来降低存储器单元阵列的尺寸。这些其他方式之一是在半导体基板上在不同的平面中一个在另一个之上地形成多个二维存储器单元阵列，而不是更常见的单个阵列。在美国专利n0.7，023，739和7，177，191中给出了具有多个堆叠的NAND快闪存储器单元阵列的集成电路的示例。
[0008]另一类型的可再编程非易失性存储器单元使用可以被置位到导电或者不导电状态(或者替换地，分别是低或高电阻状态)、并且一些另外被置位到部分导电状态并且保持在该状态直到随后被复位到初始条件的可变电阻存储器元件。可变电阻元件各自连接在两个正交延伸的导体(通常是位线(bitline，BL)和字线(wordline，WL))之间，在那里他们在二维阵列中彼此交叉。这样的元件的状态通常通过被放置在相交的导体上的恰当的电压而改变。因为这些电压还需要施加到大量的其他未选择的电阻元件，因为在所选元件的状态在被编程或者读取时他们沿着相同的导体而连接，所以二极管与可变电阻元件共同串联连接以便降低可以流经它们的漏电流。期望并行地对大量存储器单元进行数据读取和编程操作导致读取或编程电压被施加到非常大量的其他存储器单元。在专利申请公开n0.2009/0001344A1中给出了可变电阻存储器元件及相关联的二极管的阵列的示例。
【发明内容】
[0009]根据本发明的一般背景，为非易失性存储器提供了一种读/写(R/W)存储器元件的3D阵列，其可由在z方向上的局部位线或者位线柱的阵列以及在与z方向正交的x-y平面中的多个层中的字线的x-y-z框架访问。在y方向上的全局位线的X-阵列可切换地(switchably)親合到沿着y方向的局部位线柱中的各个局部位线柱。这通过在各个局部位线柱的每个与全局位线之间的选择晶体管而实现。每个选择晶体管是被形成为垂直结构的柱选择器件，在局部位线柱和全局位线之间切换。
[0010]根据本发明的一个方面，为非易失性存储器提供了作为存储器单元的读/写(R/W)存储器元件的3D阵列。每个R/W存储器元件可以被置位(或置位(set))或复位到两个电阻状态的至少一个。通过检测从这些电阻状态之一得到的相应电流来读取R/W存储器单元。优选以低电流和高电阻状态而操作。这些电阻状态的电阻还依赖于R/W元件的尺寸。因为每个R/W被形成在字线和位线之间的交叉点处，所以该尺寸通过工艺技术来预确定。本发明的此方面提供了用于调整R/W存储器元件的电阻的另一自由度。这通过提供以包围氧化物核心的壳形式的R/W存储器元件而实现。该壳的厚度而不是其与字线和位线接触的表面积控制了导电截面以及因此控制了电阻。通过调整壳的厚度，不依赖于电极与字线或者位线的接触面积，每个R/W元件可以以增加很多的电阻以及因此的降低很多的电流而操作。
[0011]具体地，在垂直方向上朝向的(oriented)位线服务于多层的2D阵列。每层是具有在水平或者横向方向上的字线的R/W元件的2D阵列。每个R/W元件是以在垂直方向上延伸的矩形管(tube)的形式。因此，R/W元件是具有矩形截面并且沿着z轴延伸穿过多个层的壳。在一对字线和位线之间的每个交叉点处，该矩形管的第一侧面(side)用作与位线接触的第一电极，并且该矩形管的第二侧面用作与字线接触的第二电极。
[0012]在第一实施例中，该壳结构R/W元件被形成在沿着X轴的每个垂直局部位线之间。
[0013]在第二实施例中，该壳结构R/W元件被形成在沿着X轴的每隔一个垂直局部位线之间。实质上，一页垂直局部位线被形成在X轴上在两条字线之间但是彼此被氧化物间隔层隔离。该壳结构R/W元件以在局部位线与代替另一局部位线的虚(du_y)氧化物块之间形成的在z轴上的矩形管的形式。因此，每个壳结构R/W元件用第一侧面与局部位线接触。而且，跨过y轴的每对字线中间夹着壳结构R/W元件，并且与该壳结构R/W元件的第二两个相对侧面接触。将看出，当在每对交叉的位线和字线之间形成电路时，与第一实施例中的两个导电路径相比，存在一个导电路径。在此替换实施例中的单元面积是字线的厚度乘以R/W元件壳厚度。
[0014]低电流R/W元件可应用于具有垂直局部位线以及水平地形成的有源R/W存储器元件的3D存储器结构。关于x-y-z坐标系来定义3D存储器结构。局部位线(LBL)处于z方向上，字线(WL)处于X方向上。
[0015]根据形成具有低电流R/W元件的多平面存储器的板(slab)的第一方法，其中每个低电流R/W元件具有壳结构，首先在垂直切换层之上形成交替的字线和氧化物层。在板中切开沟槽以暴露在垂直开关层中的垂直开关的2D阵列。氧化物间隔层被沉积到沟槽中，并且其部分被蚀刻掉以暴露沟槽中的各个垂直开关。然后用诸如多晶硅的位线材料填充沟槽。在通过去除在各个位线柱处的多晶硅而形成隔离凹陷(pit)之后在各个垂直开关处隔离各个位线柱。然后在隔离凹陷中沉积R/W材料的层以形成壳结构。然后用氧化物填充该壳以提供结构完整性。
[0016]根据形成具有低电流R/W元件的多平面存储器的板的第二方法，其中每个低电流R/W元件具有壳结构，首先在垂直切换层之上形成交替的字线和氧化物层。在板中切开沟槽以暴露在垂直开关层中的垂直开关的2D阵列。然后首先用氧化物填充沟槽并且蚀刻掉其部分，在每个沟槽中留下用于位线柱以及在每隔一个位线柱之间的隔离凹陷的空间。然后将氧化物间隔层沉积到该空间中，并且蚀刻掉其部分以暴露沟槽中的各个垂直开关。然后用诸如多晶硅的位线材料填充该空间。在通过去除在各个位线柱处的多晶硅而形成隔离凹陷之后在各个垂直开关处隔离各个位线柱。然后在隔离凹陷中沉积R/W材料的层以形成壳结构。然后用氧化物填充该壳以提供结构完整性。
[0017]创新的三维可变电阻元件存储器系统的各个方面、优点、特征和细节被包括在接下来的其示例实施例的描述中，该描述应该结合附图来考虑。
[0018]在此引用的所有专利、专利申请、论文、其他出版物、文献和事物为了所有目的通过全部引用被合并于此。至于在任何所并入的出版物、文献或事物与本申请之间在术语的定义或使用上的任何不一致或者矛盾之处，应以本申请的定义或使用为准。
【附图说明】
[0019]图1示意性例示以三维存储器的一部分的等效电路的形式的三维存储器的架构。
[0020]图2是可以使用图1的三维存储器的例示性存储器系统的框图。
[0021]图3提供了图1的三维阵列的两个平面和基板以及一些添加的结构的平面视图。
[0022]图4是被标注以示出在其中编程数据的影响的图3的平面之一的一部分的放大图。
[0023]图5是被标注以示出在其中编程数据的影响的图3的平面之一的一部分的放大图。
[0024]图6例示示例的存储器存储元件。
[0025]图7例示跨过图1和图3中所示的3D存储器的多个平面的读取偏置电压和电流泄漏。
[0026]图8示意性例示单侧字线架构。
[0027]图9例示具有单侧字线架构的3D阵列的一个平面和基板。
[0028]图10例示图8和图9中的单侧字线架构3D阵列中的漏电流的消除。
[0029]图11A例示局部位线LBLn经由具有长度yl的一段全局位线GBL i耦合到感测放大器。
[0030]图11B例示局部位线LBL13经由具有长度y2的一段全局位线GBL i耦合到感测放大器。
[0031]图12例示沿着在字线驱动器和感测放大器之间的所选单元Μ的电路路径的电阻。
[0032]图13例示保持固定到基准电压的位线电压的位线控制电路。
[0033]图14是具有阶梯字线的结构的3D阵列的一部分的等尺度(isometric)视图。
[0034]图15例示根据其中在位线之间制造到下一存储器层的字线台阶(step)的实施例的沿着y方向的3D阵列的截面图。
[0035]图16例示根据其中尽可能密集地堆叠各种交错的字线台阶的实施例的沿着y方向的3D阵列的截面图。
[0036]图17从上到下例示用于制造具有阶梯字线的3D阵列的一系列工艺步骤。
[0037]图18例示被形成为在存储器层的3D阵列之上(on top of)的垂直结构的字线驱动器。
[0038]图19A是被投影到x-z平面上的高效(efficient) 3D阵列的截面图的示意性例不ο
[0039]图19Β例示图19Α中示意性例示的高效3D阵列的器件结构。
[0040]图20是根据另一实施例的被投影在x-z平面上的高效3D阵列的截面图的示意性例示。
[0041]图21是图19中所示的高效3D阵列的一部分的等尺度视图。
[0042]图22Α例示用于制造图19中所示的高效3D阵列的一系列工艺步骤之一，包括其中掩模层被铺设在字线层上以使能在字线层中蚀刻沟槽。
[0043]图22Β例示用于制造图19中所示的高效3D阵列的一系列工艺步骤之一，包括其中在字线层中蚀刻沟槽。
[0044]图22C例示用于制造图19中所示的高效3D阵列的一系列工艺步骤之一，包括其中在字线层之上沉积氧化物层随后沉积掩模层。
[0045]图22D例示用于制造图19中所示的高效3D阵列的一系列工艺步骤之一，包括其中在氧化物层中蚀刻沟槽。
[0046]图22E例示用于制造图19中所示的高效3D阵列的一系列工艺步骤之一，包括其中在氧化物层之上形成第二字线层并且使得通过氧化物层中的沟槽与较低字线层连接。
[0047]图22F例示用于制造图19中所示的高效3D阵列的一系列工艺步骤之一，包括其中在第二字线层中蚀刻沟槽。
[0048]图22G例示用于制造图19中所示的高效3D阵列的一系列工艺步骤之一，包括其中对于下一氧化物层和掩模层重复如在图22C中所示的工艺本身以建立字线的阶梯结构。
[0049]图22H例示用于制造图19中所示的高效3D阵列的一系列工艺步骤之一，包括其中重复图22D所示的在氧化物层中蚀刻沟槽的工艺本身以便逐渐建立字线的阶梯结构。
[0050]图23例示用于置位或者复位R/W元件的偏压条件。
[0051]图24A是例示对于高容量局部位线开关的架构的透视图。
[0052]图24B例示高容量局部位线开关的另一实施例。
[0053]图25例示沿着线z-z的图24A所示的开关的截面图。
[0054]图26例示沿着全局位线并且垂直于字线从y方向的截面视图中的示例3D存储器器件的整体方案中的垂直选择器件。
[0055]图27是对于图21所示的3D架构的在选择层2中的垂直开关的截面的χ-y平面中的示意图。
[0056]图28例示垂直开关层2的形成的工艺、包括在存储器层之上沉积N+多晶层然后沉积P_多晶层然后沉积N+多晶层。
[0057]图29A是在存储器层之上的垂直开关层2的透视图并且例示了从NPN板形成各个沟道柱的工艺。
[0058]图29B是在已经形成各个沟道柱之后图29A的顶视图。
[0059]图30A是例示在沟道柱之上沉积栅极氧化层的沿着X-轴的截面图。
[0060]图30B是沿着图30A的y-轴的截面图。
[0061]图31A是例示在栅极氧化层之上沉积栅极材料层的沿着X-轴的截面图。
[0062]图31B是示出用栅极材料填充在相邻对的绝缘沟道柱之间的间隔的沿图31A的y轴的截面图。
[0063]图32A是进一步例示栅极材料层的蚀回(etch back)的沿x轴的截面图。
[0064]图32B是沿着图32A的y轴的截面图。
[0065]图33A是例示沉积氧化物以填充任何凹陷和间隙以完成垂直开关层2的工艺的沿X轴的截面图。
[0066]图33B是具有由沿着X轴的选择栅极线控制的TFT的阵列的完成的垂直开关层2的沿着图33A的y轴的截面图。
[0067]图34A是例示在顶部金属层中形成全局位线GBL的工艺的沿着x轴的截面图。
[0068]图34B是沿着图34A的y轴的截面图。
[0069]图35是例示填充金属线之间的间隙的工艺的沿着X轴的截面图。
[0070]图36A是例示在字线和位线之间的交叉处形成的先前的R/W元件的平面图。
[0071]图36B是图36A中所示的先前的R/W元件的正视图。
[0072]图37A是例示在字线和位线之间的交叉处形成的壳结构R/W元件的平面图。
[0073]图37B是图37A中所示的先前的R/W元件的正视图。
[0074]图38是根据第一实施例的具有壳结构R/W元件的集成电路结构的顶部平面图，其中壳结构R/W元件被形成在沿着X轴的每个LBL之间。
[0075]图39A例示在切换层1中的VTFT的阵列之上的存储器层的多个2D层的板中切开沟槽的工艺的在X方向上的截面图。
[0076]图39B是例示与在板以下的垂直开关层中的柱开关(VTFT)对齐的板中切开沟槽的在z方向上的截面图。
[0077]图40是例示在沟槽上沉积氧化间隔物层的工艺的在X方向上的截面图。
[0078]图41A是例示从沟槽的底部以及板的顶部蚀刻氧化物的工艺的在X方向上的截面图。
[0079]图41B是在图40A中所示的结构的z方向的顶部平面图。
[0080]图42A是例示用N+多晶(N+poly)填充沟槽以形成垂直局部位线LBL的粗略结构(gross structure)的工艺的在x方向上的截面图。
[0081]图42B是在图42A中所示的结构的z方向的顶部平面图。
[0082]图43A是例示通过使用位线掩模来RIE蚀刻掉不在VTFT之上的N+多晶和氧化物的部分以创建隔离凹陷的工艺的在X方向上的截面图。
[0083]图43B是在图43A所示的结构的z方向上的顶部平面图。
[0084]图44是例示在隔离凹陷中沉积预定厚度的R/W材料层的工艺的在X方向上的截面图。
[0085]图45A是例示从隔离凹陷的底部蚀刻R/W材料以创建壳结构R/W元件的工艺的在z方向上的顶部平面图。
[0086]图45B是跨过图45A所示的部分45B的结构的x方向上的截面图。
[0087]图46A是例示在隔离凹陷中用氧化物核心(oxide core)填充壳结构R/W元件的工艺的在z方向上的顶部平面图。
[0088]图46B是跨过图46A所示的部分46B的结构的x方向上的截面图。
[0089]图46C是跨过图46A所示的部分46C的结构的x方向上的截面图。
[0090]图47是根据第二实施例的具有壳结构R/W元件的集成电路结构的顶部平面图，其中壳结构R/W元件被形成在沿着X轴的每隔一个LBL之间。
[0091]图48A是例示在切换层1中的VTFT的阵列之上的存储器层的多个2D层的板中切开沟槽的工艺的在X方向上的截面图。
[0092]图48B是例示在板中切开沟槽的z方向上的顶部平面图，该板与在该板以下的垂直开关层中的柱开关(VTFT)对齐。