置于比η源区6靠近ρ沟道区5的内侧的位置。Ρ接触区9的杂质浓度比ρ沟道区5的杂质浓度高。多晶硅栅电极(第一栅电极)8c以横跨配置于相邻的P沟道区5的η源区6之间的方式隔着栅氧化膜7配置于ρ沟道区5的夹在η源区6和第二 η层lb之间的部分的表面上。在多晶硅栅电极8c的表面上配置层间绝缘膜12。在层间绝缘膜12的表面上配置源电极14。在层间绝缘膜12形成有接触孔13，ρ接触区9和η源区6通过接触孔13与源电极14电连接。
[0133]在第一 η层la的相对于pn并列柱4侧的相反一侧，与栅极焊盘电极15的正下方同样地，配置η漏区10和漏电极11。在ρ沟道区5和ρ柱2的ρ区与第二 η层lb、η柱3和第一 η层la的η区之间的界面(用粗线示出的位置)形成pn结22。体二极管21由ρ接触区9、ρ沟道区5、ρ柱2、第一 η层la和η漏区10构成。
[0134]配置于栅极焊盘电极15正下方的pn并列柱4、配置于栅极焊盘电极15与源电极14之间的部分的正下方的pn并列柱4和配置于源电极14正下方的pn并列柱4形成为一体。pn并列柱4的平面形状为条纹状。ρ沟道区5、p沟道区5的延伸部分5a、p阱区16的底面(漏极侧的面)与pn并列柱4的ρ柱2接触。S卩，在ρ柱2上(源极侧的表面上)，以沿P柱2条纹状延伸的方向依次连结ρ沟道区5、p沟道区5的延伸部分5a和ρ阱区16的状态进行配置。pn并列柱4例如通过将外延生长和选择性的离子注入的组合反复进行多次而形成。
[0135]此外，如图1 (b)所示，源电极14的正下方的ρ沟道区5通过ρ沟道区5的延伸部分5a而与栅极焊盘电极15的正下方的ρ阱区16连结。此外，源电极14的正下方的ρ接触区9通过ρ接触区9的延伸部分9a而与栅极焊盘电极15的正下方的ρ高浓度区17连接。栅极焊盘电极15的正下方的多晶硅栅电极8a与源电极14的正下方的多晶硅栅电极8c通过多晶娃栅电极8b电连接。
[0136]上述的ρ沟道区5、p沟道区5的延伸部分5a和ρ阱区16例如通过利用同一掩模同时进行离子注入而形成。该离子注入例如可以使用硼(Β)作为掺杂物，将硼剂量设置为4Χ 1013/cm2以上，且7Χ 10 13/cm2以下的程度，并将他们的ρ型区的扩散深度设置为3 μπι左右。此外，ρ接触区9、ρ接触区9的延伸部分9a和ρ高浓度区17通过利用同一掩模同时进行离子注入而形成。该离子注入例如可以使用硼作为掺杂物，将硼剂量设置为3X1015/cm2左右，并将他们的ρ型区的扩散深度设置为1 μπι左右。在图2中示意性地图示出η源区6、ρ接触区9和ρ高浓度区17，并且为了方便起见，较深地图示出η源区6、ρ接触区9和Ρ高浓度区17各自的扩散深度。
[0137]η源区6只形成于源电极14的正下方。其理由如下。是因为在将η源区6从源电极14的正下方延伸到栅极焊盘电极15的正下方的情况下，层间绝缘膜12在源电极14与栅极焊盘电极15之间露出，从外部进入的电荷积累在该层间绝缘膜12的露出部而使栅极电压的阈值(Vth)局部下降。由于栅极电压的阈值(Vth)下降，使得电流变得容易流通，因此半导体装置产生热量，而产生半导体装置发生击穿的隐患。
[0138]在图1和图2中，将栅极焊盘电极15正下方的ρ阱区16的宽度(与第一方向垂直的第二方向(宽度方向)的宽度)wi和P高浓度区17的宽度W2分别设置为比源电极14正下方的P沟道区5的宽度W3和ρ接触区9的宽度W4宽(W1>W3、W2>W4)。由此，能够减小经由P阱区16和ρ高浓度区17而流入源电极14的电流(空穴电流)I的电流通路的电阻R，从而能够减小由电阻R产生的电压V。ρ阱区16和ρ高浓度区17合计的电阻R比ρ柱2的电阻小一个数量级以上。由此，能够防止在体二极管21的反向恢复过程中产生的在栅氧化膜7的栅极焊盘电极15正下方的部分的绝缘击穿。
[0139]在上述电流I的电流通路中，ρ阱区16和ρ高浓度区17合计的电阻R成为从栅极焊盘电极15的中央正下方到接触孔13的栅极焊盘电极15侧端部为止的部分的电阻(以下，称为电流通路的电阻)Ro的主要部分。其理由是因为在源电极14与栅极焊盘电极15之间的部分的正下方的P沟道区5和ρ接触区9的延伸部分5a、9a的长度(第一方向的宽度)短，在该部分的电阻值非常小，所以可以忽略。此外，P阱区16和ρ高浓度区17合计的电阻R与P阱区16的宽度W1和ρ高浓度区17的宽度W2的幅度大致成反比而变小。在将经由P阱区16和ρ高浓度区17而流入源电极14的电流(以下，称为栅极焊盘电极15正下方的电流)1固定的情况下，作为电流I与电阻R的乘积的电压V也与ρ阱区16的宽度W1和P高浓度区17的宽度W2的幅度大致成反比而变小。
[0140]具体说来，例如，在将ρ阱区16的宽度W1设置为12 μπι左右，将ρ沟道区5的宽度W3设置为8 μπι左右，将ρ高浓度区17的宽度W2设置为6 μπι左右，将ρ接触区9的宽度W4设置为4 μπι左右的情况下，从栅极焊盘电极15的中央正下方到接触孔13的栅极焊盘电极15侧端部为止的部分的电阻(电流通路的电阻)Ro能够比以往的结构(ρ阱区86的宽度WΓ=8μm，p高浓度区87的宽度W2’=4μm)的相同部分减小30%左右。以往的结构是指栅极焊盘电极85正下方的ρ阱区86的宽度W1’和ρ高浓度区87的宽度W2’分别与源电极84正下方的ρ沟道区75的宽度W3’和ρ接触区79的宽度W4’相等的超结型M0SFET600 (ff 1? =W3’、W2’ = W4’:参照图 11、12)。
[0141]因此，通过体二极管21的反向恢复电流能够将在ρ阱区16的栅极焊盘电极15的中央正下方的部分产生的电压(以下，称为栅极焊盘电极15的中央正下方的电压)Vo减小30%左右，从而能够防止栅氧化膜7的栅极焊盘电极15正下方的部分的绝缘击穿。其结果，能够防止超结型M0SFET101的栅极与源极的短路。应予说明，该栅极焊盘电极15的中央正下方的电压Vo为以在接触孔13的端部的电位为基准的电压。
[0142]在形成ρ讲区16和ρ沟道区5时将多晶娃栅电极8a和多晶娃栅电极8c用于掩模的情况下，栅极焊盘电极15正下方的多晶硅栅电极8a的宽度W5设置得比源电极14的正下方的多晶硅栅电极8c的宽度W6窄(W5〈W6)。由此，能够将栅极焊盘电极15正下方的P阱区16的宽度W1和ρ高浓度区17的宽度W2分别设置得比源电极14正下方的ρ沟道区5的宽度W3和ρ接触区9的宽度W4宽。此外，虽然栅极焊盘电极15的中央正下方的电压Vo的减小幅度变小，但是也可以将ρ高浓度区17的宽度W2和ρ接触区9的宽度W4设置为大致相同的宽度(W2 = W4)。
[0143]下面，对上述的实施方式一的超结型M0SFET101的栅极焊盘电极15的中央正下方的电压Vo进行了验证。图3是示出对在体二极管21的反向恢复过程中的栅极焊盘电极15中央正下方的电压Vo (ρ阱区的电位)和栅极焊盘电极15正下方的电流I相对于时间推移的波形进行模拟的结果的特性图。该模拟是针对单位单元(由P阱区16、ρ沟道区5的延伸部分5a、ρ沟道区5和ρ高浓度区17、ρ接触区9的延伸部分9a、ρ接触区9以及pn并列柱4构成的部分)进行的。栅极焊盘电极15正下方的ρ阱区16的长度(第一方向的宽度)为1mm左右，ρ阱区16的从中央到端部为止的长度设置为500 μπι左右。图3中的单点划线表示以往的超结型M0SFET600，实线表示本发明的实施方式一的超结型M0SFET101。
[0144]如图3所示，确认了与以往的结构(单点划线)相比，本发明的结构(实线)的栅极焊盘电极15的中央正下方的电压Vo变小30%左右，能够防止栅氧化膜7的绝缘击穿。在本发明中，通过相互分离地配置P阱区16且将ρ阱区16的宽度W1设置得比ρ沟道区5的宽度W3宽，从而能够减小电流通路的电阻Ro。因此，即使在各ρ阱区16之间杂质浓度存在偏差的情况下，也能够防止在栅极焊盘电极15中央正下方的部分，栅氧化膜7发生绝缘击穿。
[0145]如以上所说明，根据实施方式一，通过将栅极焊盘电极正下方的ρ阱区的宽度设置得比源电极正下方的ρ沟道区的宽度宽，从而在体二极管的反向恢复过程中，能够减小对P阱区的、电压成为最高的栅极焊盘电极中央正下方的部分施加的电压。由此，能够减小对栅极焊盘电极正下方的栅绝缘膜施加的电压，因此能够防止栅氧化膜7发生绝缘击穿。
[0146]实施方式二
[0147]下面，对实施方式二的半导体装置的构成进行说明。图4是示出本发明的实施方式二的半导体装置200的构成的剖面图。实施方式二的半导体装置200的平面布局与实施方式一的半导体装置(图1)相同。图4中示出图1(b)的剖切线X1-X1处的剖面结构。该图4是图2(a)所示的剖面结构的变形例。实施方式二的半导体装置与实施方式一的半导体装置不同之处在于:不具备栅极焊盘电极15正下方的多晶硅栅电极8a。
[0148]在实施方式二中，虽然无法将多晶硅栅电极8a作为掩模形成ρ阱区16，但是由于在栅极焊盘电极15正下方没有多晶硅栅电极8a，所以即使ρ阱区16的电压上升，栅氧化膜7也不会发生绝缘击穿。此外，由于在栅极焊盘电极15正下方没有多晶硅栅电极8a，所以在栅极焊盘电极15正下方不产生由多晶硅栅电极8a引起的凹凸不平，栅极焊盘电极15的表面被平坦化。由此，能够良好地对连接于栅极焊盘电极15的引线进行超声波键合。ρ阱区16的形成例如可以使用新的光致抗蚀剂掩模等。
[0149]此外，也可以采用不设置栅极焊盘电极15与源电极14之间的部分的正下方的多晶硅栅电极8b的构成。应予说明，也可以采用不具备栅极焊盘电极15正下方的栅氧化膜7的构成。此外，在不设置栅极焊盘电极15与源电极14之间的部分的正下方的多晶硅栅电极8b的情况下，还可以采用也不具备栅极焊盘电极15与源电极14之间的部分的正下方的栅氧化膜7的构成。
[0150]如以上所说明，根据实施方式二能够得到与实施方式一同样的效果。
[0151]实施方式三
[0152]下面，对实施方式三的半导体装置的构成进行说明。图5是示出本发明的实施方式三的半导体装置300的构成的剖面图。实施方式三的半导体装置300的平面布局与实施方式一的半导体装置(图1)相同。图5中示出图1(b)的剖切线X1-X1处的剖面结构。该图5是图2(a)所示的剖面结构的变形例。实施方式三的半导体装置与实施方式一的半导体装置不同之处在于:将栅极焊盘电极15正下方的多晶硅栅电极8a的大小(表面积)设置为与栅极焊盘电极15相同的大小。
[0153]在实施方式三中，在栅极焊盘电极15正下方的整个区域横跨多个单位单元地配置一个多晶硅栅电极8a。在此情况下，虽然无法将多晶硅栅电极8a作为掩模形成ρ阱区16，但是由于不会在栅极焊盘电极15正下方产生由多晶硅栅电极8a引起的凹凸不平，所以栅极焊盘电极15的表面被平坦化。由此，能够良好地对连接于栅极焊盘电极15的引线进行超声波键合。P阱区16的形成可以与实施方式二同样地使用新的光致抗蚀剂掩模等。
[0154]如以上所说明，根据实施方式三能够得到与实施方式一同样的效果。
[0155]实施方式四
[0156]下面，对实施方式四的半导体装置的构成进行说明。图6是示出本发明的实施方式四的半导体装置400的构成的剖面图。实施方式四的半导体装置400的平面布局与实施方式一的半导体装置(图1)相同。图6中示出图