包括嵌入式鳍隔离区的多栅极器件结构及其形成方法

文档序号:9617595阅读:584来源:国知局
包括嵌入式鳍隔离区的多栅极器件结构及其形成方法
【技术领域】
[0001] 本发明涉及包括嵌入式鳍隔离区的多栅极器件结构及其形成方法。
【背景技术】
[0002] 电子产业对能够同时支持更多量的日益复杂和精细功能的更小且更快的电子器 件经历了不断增长的需求。因此,在半导体产业,对制造低成本、高性能和低功耗集成电路 (1C)具有持续的趋势。到目前为止,这些目标在很大程度上已经通过按比例缩小半导体1C 尺寸(例如,最小部件尺寸),和从而提高生产效率和降低相关成本实现。然而,这样的缩放 也向半导体制造工艺引入了增加的复杂性。因此,实现半导体1C和器件的持续发展需要 半导体制造工艺和技术中的类似发展。
[0003] 最近,已经引入多栅极器件以致力于通过增加栅极-沟道耦合来改进栅极控制、 减小断态电流,并减小短沟道效应(SCE)。已引入的一种这样的多栅极器件为鳍式场效应 晶体管(FinFET)。FinFET由鳍式结构来获得它的名字,鳍式结构从衬底延伸,鳍式结构形 成在衬底上,并且衬底用于形成FET沟道。FinFET与传统的互补金属氧化物半导体(CMOS) 工艺兼容,并且它们的三维结构允许它们积极缩放的同时维持栅极控制和减轻SCE。此外, 高压器件被广泛应用于基于CMOS的技术中。例如,使用传统的CMOS处理制造的横向扩散 金属氧化物半导体(LDM0S)器件已成为用于射频(RF)功率应用(例如,蜂窝基础设施功率 放大器应用)中的引人注目的功率器件。然而,多栅极器件结构的复杂性及其相关的制造 工艺已提出了对实施高压器件的新挑战。总之,尚未证明现有的半导体制造技术在所有方 面都完全令人满意。

【发明内容】

[0004] 为了解决现有技术中存在的问题,根据本发明的一个方面,提供了一种半导体器 件,包括:衬底,包括从所述衬底延伸的鳍;嵌入式鳍隔离区,将所述鳍的第一部分与所述 鳍的第二部分分隔开,其中,所述鳍的第一部分包括沟道区;源极区和漏极区,所述源极区 形成在所述鳍的第一部分中,所述漏极区形成在所述鳍的第二部分中;以及有源栅极,形成 在所述沟道区上方;其中,所述有源栅极设置为邻近所述源极区的第一侧。
[0005] 在上述半导体器件中,所述嵌入式鳍隔离区包括浅沟槽隔离(STI)区。
[0006] 在上述半导体器件中,所述STI区具有大于所述鳍的厚度的穿透深度。
[0007] 在上述半导体器件中,所述STI区延伸至所述衬底内。
[0008] 在上述半导体器件中,还包括邻近所述沟道区和所述嵌入式鳍隔离区并且位于所 述沟道区和所述嵌入式鳍隔离区之间的第一延伸区。
[0009] 在上述半导体器件中,还包括邻近所述嵌入式鳍隔离区和所述漏极区并且位于所 述嵌入式鳍隔离区和所述漏极区之间的第二延伸区。
[0010] 在上述半导体器件中,还包括设置在所述鳍上方的多个伪栅极。
[0011] 在上述半导体器件中,所述多个伪栅极的一对伪栅极设置为邻近所述漏极区并且 位于所述漏极区的两侧上。
[0012] 在上述半导体器件中,所述多个伪栅极的伪栅极设置为邻近所述源极区的第二 侧。
[0013] 在上述半导体器件中,所述源极区和所述漏极区包括至少一个外延生长的半导体 材料层。
[0014] 在上述半导体器件中,所述鳍包括选自由N沟道漂移区、P沟道漂移区、掺杂的沉 降区和降低的表面场层组成的组中的至少一个。
[0015] 根据本发明的另一方面,还提供了一种高压半导体器件,包括:衬底,包括从所述 衬底延伸的多个鳍;嵌入式鳍隔离区,跨越所述多个鳍,并且将所述多个鳍的每个鳍的第一 部分与所述多个鳍的每个鳍的第二部分分隔开,其中,所述多个鳍的至少一个鳍的第一部 分包括沟道区;源极区和漏极区,所述源极区形成在所述至少一个鳍的第一部分中,所述漏 极区形成在所述至少一个鳍的第二部分中;以及有源栅极,形成在所述至少一个鳍的所述 沟道区上方;其中,所述有源栅极设置为邻近所述源极区。
[0016] 在上述高压半导体器件中,所述嵌入式鳍隔离区包括浅沟槽隔离(STI)区,并且 其中,所述STI区延伸至所述衬底内。
[0017] 在上述高压半导体器件中,所述源极区和所述漏极区之间的导电路径横穿所述 STI区下方的所述衬底的至少一部分。
[0018] 在上述高压半导体器件中,还包括位于所述至少一个鳍内的第一延伸区,所述第 一延伸区邻近所述沟道区和所述嵌入式鳍隔离区并且位于所述沟道区和所述嵌入式鳍隔 离区之间。
[0019] 在上述高压半导体器件中,还包括位于所述至少一个鳍内的第二延伸区,所述第 二延伸区邻近所述嵌入式鳍隔离区和所述漏极区并且位于所述嵌入式鳍隔离区和所述漏 极区之间。
[0020] 在上述高压半导体器件中,还包括设置在所述至少一个鳍上方的多个伪栅极。
[0021] 在上述高压半导体器件中,所述至少一个鳍包括选自由N沟道漂移区、P沟道漂移 区、掺杂的沉降区和降低的表面场层组成的组中的至少一个。
[0022] 根据本发明的又一方面,还提供了一种制造半导体器件的方法,包括:提供衬底, 所述衬底包括从所述衬底延伸的鳍;形成将所述鳍的第一部分与所述鳍的第二部分分隔开 的嵌入式鳍隔离区,其中,所述嵌入式鳍隔离区延伸至所述衬底内;在所述鳍的第一部分中 形成源极区,并且在所述鳍的第二部分中形成漏极区;以及在所述鳍的第一部分的沟道区 上方形成有源栅极,其中,所述有源栅极设置为邻近所述源极区的第一侧。
[0023] 在上述方法中,还包括:在所述鳍上方形成多个伪栅极。
【附图说明】
[0024] 当结合附图进行阅读时,从以下详细描述可最佳理解本发明的各方面。应该注意, 根据工业中的标准实践,各个部件未按比例绘制。实际上,为了清楚的讨论,各个部件的尺 寸可以任意地增大或减小。
[0025] 图1是根据本发明的一个或多个方面的高压器件的实施例的截面图;
[0026] 图2是根据本发明的一个或多个方面的制造高压器件的方法的流程图;
[0027] 图3A/3B、图4A/4B和图5至图12示出了对应于图2的方法的一个或多个步骤的 高压器件的实施例的立体图和截面图;
[0028] 图3A示出了根据一些实施例的在形成多个鳍和隔离区之后的高压器件的立体 图;
[0029] 图3B示出了根据一些实施例的沿着基本类似于剖面AA'的截面图提供的图3A的 高压器件的截面图;
[0030] 图4A示出了根据一些实施例的在形成嵌入式鳍隔离区之后的高压器件的立体 图;
[0031] 图4B示出了根据一些实施例的沿着基本类似于剖面AA'的截面图提供的图4A的 高压器件的截面图;
[0032] 图5示出了根据一些实施例的在形成栅极堆叠件之后的高压器件的截面图;
[0033] 图6示出了根据一些实施例的在形成漏极凹槽和源极凹槽之后的高压器件的截 面图;
[0034] 图7示出了根据一些实施例的在形成漏极部件和源极部件之后的高压器件的截 面图;
[0035] 图8示出了根据一些实施例的在形成接触蚀刻停止层和介电层之后的高压器件 的截面图;
[0036] 图9示出了根据一些实施例的在去除一个或多个伪栅极堆叠部件之后的高压器 件的截面图;
[0037] 图10示出了根据一些实施例的在形成高K/金属栅极堆叠件之后的高压器件的截 面图;
[0038] 图11示出了根据一些实施例的在图10的器件的CMP工艺之后的高压器件的截面 图;
[0039] 图12示出了根据一些实施例的在形成接触金属层之后的高压器件的截面图;
[0040] 图13示意性地示出了根据本发明的一个或多个方面的位于包括嵌入式鳍隔离区 的高压器件中的源极区和漏极区之间的电阻路径;以及
[0041] 图14示意性地示出了根据本发明的一个或多个方面的位于包括嵌入式鳍隔离区 和多个伪栅极的高压器件中的源极区和漏极区之间的电阻路径。
【具体实施方式】
[0042] 以下公开内容提供了许多用于实现所提供主题的不同特征的不同实施例或实例。 下面描述了组件和布置的具体实例以简化本发明。当然,这些仅仅是实例,而不旨在限制本 发明。例如,在以下描述中,在第二部件上方或者上形成第一部件可以包括第一部件和第二 部件形成为直接接触的实施例,并且也可以包括在第一部件和第二部件之间可以形成额外 的部件,从而使得第一部件和第二部件可以不直接接触的实施例。此外,本发明可在各个实 例中重复参考标号和/或字母。该重复是为了简单和清楚的目的,并且其本身不指示所讨 论的各个实施例和/或配置之间的关系。
[0043] 而且,为便于描述,在此可以使用诸如"在…之下"、"在…下方"、"下部"、"在…之 上"、"上部"等的空间相对术语,以便于描述如图所示的一个元件或部件与另一个(或另一 些)元件或部件的关系。除了图中所示的方位外,空间相对术语旨在包括器件在使用或操 作中的不同方位。装置可以以其他方式定向(旋转90度或在其他方位上),而在此使用的 空间相对描述符可以同样地作相应的解释。
[0044] 也应当注意的是,本发明以多栅极晶体管或鳍式多栅极晶体管(本文中称为 FinFET器件)的形式表现了实施例。这种器件可以包括p型金属氧化物半导体FinFET器 件或N型金属氧化物半导体FinFET器件。FinFET器件可以是双栅极器件、三栅极器件、体 (bulk)器件、绝缘体上硅(SOI)器件、和/或其他配置。本领域普通技术人员可以认识到可 以受益于本发明的各方面的半导体器件的其他实施例。例如,如本文中描述的一些实施例 也可以应用于全环栅(GAA)器件、欧米加栅极(Ω-栅极)器件或Pi栅极(π栅极)器件。
[0045] 图1示出的是高压(HV)器件100。高压器件100示出了传统的、平面的横向扩散 金属氧化物半导体(LDM0S)器件的实例,平面的横向扩散金属氧化物半导体(LDM0S)在本 文中简要描述以用于提供具体环境和在下文中清楚地论述的目的。如上所述,例如,这种HV 器件作为用于射频(RF)功率应用(例如,蜂窝基础设施功率放大器应用)中的功率器件而 受到关注。使用传统的CMOS处理技术在衬底102 (例如,硅衬底)上制造 HV器件100。在 一些实例中,使用诸如分子束外延(MBE)、金属有机化学汽相沉积(M0CVD)、或其他合适的 生长工艺的外延生长工艺在衬底102上方形成外
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