半导体结构的利记博彩app
【技术领域】
[0001]本发明是有关于一种半导体结构，且特别是有关于一种存储器结构。
【背景技术】
[0002]近年来半导体元件的结构不断地改变，且元件的存储器储存容量也不断增加。存储装置被使用于许多产品之中，例如MP3播放器、数码相机、计算机档案等等的储存元件中。随着应用的增加，对于存储装置的需求也趋向较小的尺寸、较大的记忆容量。因应这种需求，是需要制造高元件密度及具有小尺寸的存储装置。
[0003]因此，设计者们无不致力于开发一种三维存储装置，不但具有许多叠层平面而达到更高的记忆储存容量，具有更微小的尺寸，同时具备良好的特性与稳定性。
【发明内容】
[0004]根据一实施例，公开一种半导体结构，其包括一导电条纹、一导电层、一第一介电层、与一第二介电层。第一介电层介于交错配置的导电条纹与导电层之间。第二介电层不同于第一介电层，并与第一介电层邻接在导电条纹的同一侧壁的不同位置上。
[0005]根据另一实施例，公开一种半导体结构，其包括一导电层、一第一介电层、与一导电条纹。导电条纹通过第一介电层分开自与导电条纹交错配置的导电层。导电条纹包括一第一导电部分、一第二导电部分、及该第一导电部分与该第二导电部分之间的一曲表面。
[0006]根据又另一实施例，公开一种半导体结构，其包括一导电层、一导电条纹、与一第一介电层。导电层具有相对的一第一侧壁与一第二侧壁、及第一侧壁与第二侧壁之间的一第三侧壁。第一介电层分开交错配置的导电条纹导电层。第一介电层位于导电层的第一侧壁与第二侧壁上的厚度是大于位于第三侧壁上的厚度。
【附图说明】
[0007]图1A至图1lA绘示根据一实施例的半导体结构的制造流程。
[0008]图12绘示根据一实施例的半导体结构其导电层、导电条纹与第一介电层的上视图。
[0009]【符号说明】
[0010]102:底绝缘层
[0011]104:导电薄膜
[0012]106:介电薄膜
[0013]108:源极接触插塞
[0014]110:第一穿孔
[0015]Il2:穿孔
[0016]114:穿孔
[0017]116:导电条纹
[0018]118:导电连接
[0019]120:导电板
[0020]122:第一介电层
[0021]124:上表面
[0022]126:表面
[0023]127:曲表面
[0024]128:侧壁
[0025]130:导电层
[0026]132:掩模层
[0027]134A、134B:第二穿孔
[0028]136:音叉状穿孔
[0029]138:导电层
[0030]140:条纹部分
[0031]142:第二介电层
[0032]144:第一侧壁
[0033]146:第二侧壁
[0034]148:侧壁
[0035]149:表面
[0036]150:侧壁
[0037]152:第一导电部分
[0038]154:第二导电部分
[0039]156:第三侧壁
[0040]158:掩模层
[0041]160:侧壁
[0042]162:侧壁
[0043]164:侧壁
[0044]166:开口
[0045]168:导电接触
[0046]T1、T2、T3:厚度
[0047]D1、D2、D3:尺寸
[0048]S1:第一间距
[0049]S2:第二间距
[0050]S3:第二间距
【具体实施方式】
[0051]图1A至图1lA绘示根据一实施例的半导体结构的制造流程。
[0052]请参照图1A与图1B，其分别绘示叠层结构的上示图与剖面图。叠层结构包括交错形成在底绝缘层102上的导电薄膜104与介电薄膜106。实施例中，叠层结构的最顶层为介电薄膜106，而为了清楚说明本发明，图示是以导电薄膜104示意叠层结构的区域，此后不再赘述。
[0053]底绝缘层102可形成在半导体基底(未绘示)上。半导体基底可包括硅基底、绝缘层上覆硅(SOI)、或其他合适的基底材料。一实施例中，底绝缘层102与介电薄膜106为氧化物例如氧化硅。然本发明并不限于此。其他实施例中，底绝缘层102与介电薄膜106可分别包括单一层结构或多层结构的氧化物、氮化物、或氮氧化物，例如氧化硅、氮化硅、氮氧化硅、或其他合适的介电材料。导电薄膜104可包括多晶硅或其他合适的导电材料。
[0054]请参照图1A，于叠层结构中形成源极接触插塞108，其电性连接至不同阶层的导电薄膜104。源极接触插塞108的形成方法可包括，例如刻蚀工艺在叠层结构中形成穿孔，并填充导电材料例如多晶硅或金属至穿孔中而形成。
[0055]请参照图2A与图2B，于叠层结构中形成第一穿孔110、穿孔112与穿孔114，以图案化叠层结构。图案化后的叠层结构具有往Z方向连续延伸、且互相分开的多个条纹叠层(其包括导电条纹116)，以及往X方向延伸、且邻接在条纹叠层(或导电条纹116)之间的多个连接叠层(其包括导电连接118)。条纹叠层(导电条纹116)也可邻接板叠层(其包括导电板120)。一实施例中，举例来说，连接叠层(或导电连接118)在Z轴方向上的尺寸Dl为0.05 μ m,板叠层(或导电板120)的尺寸D2为0.5 μ m。
[0056]请参照图3A至图3C，可形成第一介电层122于第一穿孔110露出的叠层结构上、与叠层结构的上表面124上。第一介电层122可包括ONO结构、0Ν0Ν0结构、0Ν0Ν0Ν0结构、或由隧穿材料(tunneling material) /捕捉材料(trapping material) / 阻挡材料(blockingmaterial)构成的材料层,应用于与非门(NAND)的储存材料。其中为清楚表示，第一介电层122在图3A与图3C仅绘示位于第一穿孔110中的部分。请参照图3C，其显示四个第一穿孔110附近区域的放大图。实施例中，第一穿孔110是通过光刻技术，使用刻蚀工艺而形成。所形成往Z方向延伸的长条形第一穿孔110在短侧壁126与长侧壁128之间的转角处具有曲表面127，此轮廓会使得后续沉积形成的第一介电层122，由于沉积速率不同，造成其在曲表面127上的厚度Tl是大于在第一穿孔110的短侧壁126与长侧壁128上实质相等的厚度T2与厚度T3。
[0057]请参照图4A至图4C，将导电层130填充至第一穿孔110中，并形成在叠层结构的上表面124上的第一介电层122上。导电层130可包括多晶娃、或其他合适的材料。为了清楚说明本发明，导电层130在图4A与图4C中仅绘示出第一穿孔110中的部分，而未显示出叠层结构的上表面124上的部分。
[0058]请参照图5A至图5B，形成图案化的掩模层132例如光刻胶在导电层130上。
[0059]请参照图6A与图6B，将掩模层132的第二穿孔134A、134B与音叉状穿孔136向下转移至导电层130、第一介电层122与叠层结构。一实施例中，是使用对导电层130、第一介电层122与叠层结构(包括图1B所示的导电薄膜104与介电薄膜106的材料)具有低刻蚀选择比的刻蚀工艺进行转移步骤。
[0060]请参照图7A至图7C，在掩模层132(图6A与图6B)移除之后，导电层130留下的部分包括，往Z方向延伸、且互相分开的导电层138，以及邻接在导电层138之间的条纹部分140，其中条纹部分140是与下方的条纹叠层(导电条纹116)重叠。为清楚说明，图7C并未绘示导电层138位于叠层结构的上表面124上的部分。
[0061]将第二介电层142填充至第二穿孔134A、134B与音叉状穿孔136中。实施例中，第一介电层122是不同于第二介电层142。举例来说，第一介电层122为多层介电结构，例如氧化物-氮化物-氧化物(ONO)、氧化物-氮化物-氧化物-氮化物-氧化物(0Ν0Ν0)结构，或由隧穿材料(tunneling material)/捕捉材料(trapping material)/阻挡材料(blocking material)构成的材料层,应用于与非门(NAND)的储存材料。第二介电层142为单一层介电结构，例如单一层氧化物。然本发明并不限于此，不同的介电层亦可指具有不同材料的单一介电薄膜，或者不同数目的多层介电结构。介电层亦可包括其他合适的介电材料。
[0062]请参照图7C，其绘示叠层结构的一导电薄膜阶层，邻近四个第一穿孔110的区域放大图。转移第二穿孔134A的工艺，是移除与导电条纹116电性连接的导电连接118(图5A)，因此，藉此步骤留下的导电条纹116是彼此间电性隔离。第二穿孔134B是移除第一穿孔110中部分的导电层138，藉此将导电层138分割成多个互相分离的区块。
[0063]请参照图7C，举例来说，第二穿孔134B的刻蚀工艺是期望能停止在第一介电层122的内部分，例如氧化物-氮化物-氧化物-氮化物-氧化物(0Ν0Ν0)中的ONO内层。而在某些情况下，刻蚀工艺会蚀穿0Ν0Ν0结构。因此，实施例中，第二穿孔134B的尺寸D3(X方向上的宽度)是实质上对准、或超过第一穿孔110中导电层138的第一侧壁144与第二侧壁146，或可能超过第一穿孔110的长侧壁128。
[0064]一些实施例中，光刻掩模对应第二穿孔134A与第二穿孔134B位置的图案具有相同的轮廓，因此不具选择性的刻蚀工艺能形成出轮廓实质上相同的第二穿孔134A与第二穿孔134B。
[0065]因此，一实施例中，形成的第二穿孔134A其侧壁148、150实质上分别对准导电层138的第一侧壁144、第二侧壁146，或者超过第一侧壁144、第二侧壁146而未到达对准第一穿孔110的长侧壁128的程度。这使得导电条纹