半导体结构及其形成方法
【技术领域】
[0001]本发明涉及半导体制造技术领域，尤其涉及一种半导体结构及其形成方法。
【背景技术】
[0002]随着半导体制造技术的不断发展，半导体器件的特征尺寸不断减小，而芯片的集成度越来越高。然而，目前的二维封装结构已难以满足日益增长的芯片集成度需求，因此三维封装技术成为跨越芯片集成瓶颈的关键技术。
[0003]基于娃通孔(Through Silicon Via,TSV)的三维堆叠技术是现有的三维封装技术中的一种，所述基于硅通孔的三维堆叠技术是提高芯片集成度的主要方法之一。
[0004]所述基于硅通孔的三维堆叠技术具有以下优点:高密度集成；大幅地缩短电互连的长度，从而可以很好地解决出现在二维系统级芯片技术中的信号延迟等问题；利用硅通孔技术，可以把具有不同功能的芯片(如射频、内存、逻辑、MEMS等)集成在一起来实现封装芯片的多功能。
[0005]图1至图3是现有技术形成硅通孔结构的过程的剖面结构示意图。
[0006]请参考图1，提供半导体衬底100，所述半导体衬底100具有相对的第一表面110和第二表面120,所述半导体衬底100的第一表面110具有器件层102 ;在所述器件层102和半导体衬底100内形成通孔103。
[0007]请参考图2，在所述通孔103 (如图1所示)内形成导电插塞104。
[0008]请参考图3，对所述半导体衬底100的第二表面120进行减薄，直到暴露出导电插塞104为止。
[0009]经过平坦化后的导电插塞104贯穿所述半导体衬底100。之后，将形成有半导体器件的若干半导体衬底100堆叠设置，并通过所述导电插塞104使位于若干半导体衬底100表面的半导体器件电学连接，以实现芯片的三维集成。
[0010]然而，现有技术所形成的硅通孔可靠性较差、电性能不稳定。
【发明内容】
[0011]本发明解决的问题是提高所形成的半导体结构的可靠性和稳定性。
[0012]为解决上述问题，本发明提供一种半导体结构的形成方法，包括:提供衬底，所述衬底具有相对的第一表面和第二表面；在所述衬底内形成第一插塞，所述第一插塞具有第一端和第二端，所述第一插塞的第一端与所述衬底的第一表面齐平，所述第一插塞的第二端位于衬底内，所述第一插塞的长度为第一尺寸；在形成所述第一插塞之后，对所述衬底的第二表面进行减薄，直至所述衬底的厚度为第二尺寸，所述第二尺寸大于第一尺寸；在对所述衬底的第二表面进行减薄之后，在所述衬底内形成第二插塞，所述第二插塞位于第一插塞的第二端表面，且所述第二插塞的顶部与所述衬底的第二表面齐平，所述第一插塞和第二插塞形成导电插塞，所述导电插塞贯穿所述衬底。
[0013]可选的，所述第一尺寸为第二尺寸的1/3?2/3。
[0014]可选的，所述第一尺寸为30 μ m?100 μ m ;所述第二尺寸为80 μ m?300 μ m。
[0015]可选的，所述第一插塞具有第一宽度，所述第二插塞具有第二宽度，所述第一宽度大于或等于第二宽度。
[0016]可选的，所述第一宽度为13μπι?20μπι，所述第二宽度小于或等于13 μ m。
[0017]可选的，所述第一插塞的形成工艺包括:在衬底的第一表面形成第一掩膜层，所述第一掩膜暴露出部分衬底第一表面；以所述第一掩膜层为掩膜，刻蚀所述衬底，在衬底内形成第一开口 ；在衬底的第一表面和第一开口内形成第一导电膜，所述第一导电膜填充满第一开口 ；对所述第一导电膜进行平坦化，直至暴露出衬底第一表面为止，形成第一插塞。
[0018]可选的，在形成所述第一导电膜之前，在所述衬底的第一表面、以及第一开口的侧壁和底部表面形成第一阻挡膜；在所述第一阻挡膜表面形成第一导电膜；在平坦化所述第一导电膜之后，平坦化所述第一阻挡膜，直至暴露出衬底第一表面为止，形成第一阻挡层，位于第一插塞底部的第一阻挡层在形成第二插塞之前被去除。
[0019]可选的，所述第一导电膜的材料为铜、钨、铝、钛、钽、氮化钛、氮化钽中的一种或多种组合，所述第一导电膜的形成工艺包括化学气相沉积工艺、物理气相沉积工艺、电镀工艺或化学镀工艺。
[0020]可选的，所述第二插塞的形成工艺包括:在衬底的第二表面形成第二掩膜层，所述第二掩膜暴露出部分衬底第二表面；以所述第二掩膜层为掩膜，刻蚀所述衬底，在衬底内形成第二开口，所述第二开口暴露出第一插塞的第二端表面；在衬底的第二表面和第二开口内形成第二导电膜，所述第二导电膜填充满第二开口 ；对所述第二导电膜进行平坦化，直至暴露出衬底第二表面为止，形成第二插塞。
[0021]可选的，所述第二掩膜层暴露出的区域位置、与第一掩膜层暴露出的区域位置相同。
[0022]可选的，在形成所述第二导电膜之前，在所述衬底的第二表面、第二开口的侧壁表面、以及第一插塞的第二端表面形成第二阻挡膜；回刻蚀所述第二阻挡膜，直至去除衬底第二表面和第一插塞第二端表面的部分第二阻挡膜，在第二开口的侧壁表面形成第二阻挡层；在回刻蚀之后，形成所述第二导电膜。
[0023]可选的，所述第二导电膜的材料为铜、钨、铝、钛、钽、氮化钛、氮化钽中的一种或多种组合，所述第二导电膜的形成工艺包括化学气相沉积工艺、物理气相沉积工艺、电镀工艺或化学镀工艺。
[0024]可选的，所述衬底包括:半导体基底，以及位于半导体基底表面的器件层。
[0025]可选的，所述器件层包括:位于半导体基底表面的器件结构；位于半导体基底表面的第一介质层，所述第一介质层包围所述器件结构；位于所述第一介质层内的第一互连结构，所述第一互连结构与器件结构或半导体基底电互连。
[0026]可选的，在对所述衬底的第二表面进行减薄之前，在衬底的第一表面形成布线层，所述布线层包括:位于第一插塞顶部表面的第二互连结构，以及位于衬底第一表面的第二介质层，所述第二介质层包围所述第二互连结构。
[0027]可选的，在对所述衬底的第二表面进行减薄之前，将衬底的第一表面与承载基底相互固定。
[0028]可选的，在衬底第一表面固定承载基底的工艺为键合工艺。
[0029]相应的，本发明还提供一种采用上述任一项方法所形成的半导体结构，包括:衬底，所述衬底具有相对的第一表面和第二表面，衬底的厚度为第二尺寸；位于所述衬底内的第一插塞，所述第一插塞具有第一端和第二端，所述第一插塞的第一端与所述衬底的第一表面齐平，所述第一插塞的第二端位于衬底内，所述第一插塞的长度为第一尺寸；位于所述衬底内的第二插塞，所述第二插塞位于第一插塞的第二端表面，且所述第二插塞的顶部与所述衬底的第二表面齐平，所述第一插塞和第二插塞构成导电插塞，所述导电插塞贯穿所述衬底。
[0030]可选的，所述第一插塞具有第一宽度，所述第二插塞具有第二宽度，所述第一宽度大于第二宽度。
[0031]可选的，所述第一尺寸为第二尺寸的1/3?2/3 ;所述第二尺寸为80μπι?300 μ m0
[0032]与现有技术相比，本发明的技术方案具有以下优点:
[0033]本发明的形成方法中，在衬底内形成第一插塞，且所述第一插塞的长度为第一尺寸之后，对衬底的第二表面进行减薄，直至衬底厚度为第二尺寸，且所述第二尺寸大于第一尺寸，再于衬底内形成第二插塞，所述第二插塞位于第一插塞的第二端表面，且第二插塞顶部与衬底第二表面齐平。所述第一插塞和第二插塞能够形成贯穿衬底的导电插塞，即所述第一插塞和第二插塞均为所述导电插塞的一部分，因此，所述第一插塞和第二插塞的体积均小于所形成的导电插塞。由于所述第一插塞的体积较小，在形成所述第一插塞之后，即使后续的工艺中具有加热或冷却过程，所述第一插塞的体积变化也相应较小，则所述第一插塞与相接触的衬底之间所产生的应力较小，从而能够避免第一插塞与衬底之间发生分层，使第一插塞的可靠性提高。而且，所述第一插塞的体积较小，还能够抑制所述第一插塞因热膨胀而相对于衬底第一表面凸起的问题，所形成的第一插塞电连接性能稳定、可靠性提高。因此，由第一插塞和第二插塞所形成的导电插塞电性能稳定、可靠性提高。
[0034]进一步，所述第一插塞具有第一宽度，所述第二插塞具有第二宽度，且所述第一宽度大于第二宽度。由于在对所述衬底的第二表面进行减薄之后，需要在所述衬底内形成第二插塞，且所述第二插塞位于第一插塞的第二端表面，因此，当第一宽度大于第二宽度时，能够在形成第二插塞的工艺中，使第二插塞更易与第一插塞的位置相对准，能够避免因工艺误差而导致第一插塞和第二插塞相交错的问题，保证了第一插塞与第二插塞之间的电连接性能。
[0035]进一步，在对所述衬底的第二表面进行减薄之前，在衬底的第一表面形成布线层，所述布线层包括:位于第一插塞顶部表面的第二互连结构，以及位于衬底第一表面的第二介质层，所述第二介质层包围所述第二互连结构。由于所述第一插塞的体积较小，在形成布线层的工艺中，即使具有热处理过程，所述第一插塞体积的增加量也较小，所述第一插塞不易相对于衬底第一表面凸起，因此所述第一插塞与第二互连结构的电连接性能良好稳定。
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