填沟介电层及其利记博彩app与应用
【技术领域】
[0001]本发明涉及一种适用于半导体元件中的介电材质层及其利记博彩app与应用，且特别是涉及一种填沟介电层(gap-filling dielectric layer)及其利记博彩app与应用。
【背景技术】
[0002]随着半导体集成电路的微小化与复杂化，单一芯片上的半导体元件的密度越来越大，相对地元件之间的间距(Pitch)也越来越小，这使得用来形成元件隔离结构，例如浅沟隔离(Shallow Trench Isolat1n, STI)结构，的开口 (gap)或沟槽(trench)随之缩小，容易影响后续介电层的填沟(gap filling)品质。
[0003]传统用来制作填沟介电层的沉积制作工艺，可能因沟槽开口缩小而导致沟槽开口容易堵塞，造成孔洞(void)的问题。虽然目前已采用流动式化学气相沉积(Flowable Chemical Vapor Deposit1n, FCVD)系统，以高流动性的石圭_氮前驱材料(silicon-and-nitrogen precursor),例如三??圭烧胺(Trisilane, TSA),来制备填沟介电层，解决沟槽产生孔洞的问题。然而，由于流动式化学气相沉积所制备的填沟介电层，例如石圭氮烧(silazane)材质层,含氮量太高质地过于松软。需进一步在含氧气体，例如臭氧，气氛中进行烘烤(curing)，将填沟介电层中的S1-N键结转化成S1-Ο键结，使填沟介电层在后续热退火步骤之后能形成质地较致密的二氧化硅材质层。然而，目前臭氧烘烤步骤的键结转化效率仍有待提升，无法在有限的制作工艺时间和较低的热预算(thermal budget)条件下提供与其他填沟制作工艺相同品质的填沟介电层。
[0004]因此，有需要提供一种更先进的填沟介电层及其利记博彩app，以改善现有技术所面临的问题。
【发明内容】
[0005]本发明的一个面向是有关于一种具有良好填沟能力的填沟介电层(gap-fillingdielectric layer),其中此填沟介电层的氮含量实质小于1 X 1022个原子/立方厘米(atoms/cm3)。
[0006]本发明的另一个面向是有关于一种填沟介电层的利记博彩app，可以在有限的制作工艺时间和较低的热预算条件下，提供具有良好填沟能力和介电隔离效果的填沟介电层。此一利记博彩app包括下述步骤:首先于基材上沉积含硅介电层。然后，依序对含硅介电层进行烘烤制作工艺、原位(in-situ)湿式处理以及热退火制作工艺。
[0007]本发明的又一个面向是有关于一种具有良好填沟能力和介电隔离效果之填沟介电层的半导体元件，此半导体元件包括基材以及位于基材上的填沟介电层。其中，填沟介电层的氮含量实质小于1 X 1022个原子/立方厘米。
[0008]本发明的再一个面向是有关于一种制作半导体元件的方法，使其具有良好填沟能力和介电隔离效果的填沟介电层。此一方法包括下述步骤:首先，提供一基材，再于基材上沉积含硅介电层。之后，依序对含硅介电层进行烘烤制作工艺、原位湿式处理以及热退火制作工艺。
[0009]根据上述，本发明的实施例是先在基材上沉积含娃介电层。然后，依序对含娃介电层进行烘烤制作工艺、原位湿式处理以及热退火制作工艺。可以在有限的制作工艺时间和较低的热预算条件下，在基材上形成氮含量实质小于1 X 1022个原子/立方厘米的填沟介电层，大幅提高填沟能力和介电隔离效果，解决现有技术因半导体集成电路特征尺寸缩小所导致的介电层填沟品质不良的问题。
【附图说明】
[0010]为了对本发明的上述实施例及其他目的、特征和优点能更明显易懂，特举数个优选实施例，并配合所附的附图，作详细说明如下:
[0011]图1为本发明的一实施例所绘示的一种制作具有填沟介电层的半导体元件的方法流程图；
[0012]图2A至图2F为本发明的一实施例所绘示的一种制作具有填沟介电层的半导体元件的制作工艺结构剖视图；
[0013]图3为本发明一实施例所绘示的一种用来制作半导体元件的制作工艺机台的结构俯视图；以及
[0014]图4为本发明一实施例所绘示以椭圆偏光仪量测填沟介电层表面所得到的折射率统计分析图。
[0015]符号说明
[0016]10:半导体元件 100:填沟介电层
[0017]101:基材101a:基材的表面
[0018]102:沟槽103:鳍状部
[0019]104:含硅介电层 105:烘烤制作工艺
[0020]106:原位湿式处理107:热退火制作工艺
[0021]108:浅沟隔离结构109:层间介电层
[0022]110:介层插塞 111:金属导线层
[0023]300:制作工艺机台301a:腔室
[0024]301b:腔室301c:腔室
[0025]30le:腔室30If:腔室
[0026]302:前开式晶片盒303:机器手臂
[0027]304:压力缓冲槽 305:机器手臂
[0028]S1:提供具有开口或沟槽的图案化基材。
[0029]S2:在基材上进行一沉积制作工艺，以形成含硅介电层。
[0030]S3:对含硅介电层进行一烘烤制作工艺。
[0031]S4:对烘烤后的含硅介电层进行原位湿式处理。
[0032]S5:对湿式处理过后的含硅介电层进行一热退火制作工艺，以形成填沟介电层。
[0033]S6:在填沟介电层上进行一连串后段制作工艺，以完成半导体元件的制备。
【具体实施方式】
[0034]本发明是提供一种具有良好填沟能力的填沟介电层及其利记博彩app与应用。为了对本发明的上述实施例及其他目的、特征和优点能更明显易懂，下文特举数个优选实施例，并配合所附的附图作详细说明。但必须注意的是，这些特定的实施案例与方法，并非用以限定本发明。本发明仍可采用其他特征、元件、方法及参数来加以实施。优选实施例的提出，仅用以例示本发明的技术特征，并非用以限定本发明的权利要求。该技术领域中具有通常知识者，将可根据以下说明书的描述，在不脱离本发明的精神范围内，作均等的修饰与变化。在不同实施例与附图之中，相同的元件，将以相同的元件符号加以表示。
[0035]图1是根据本发明的一实施例所绘示的一种制作具有填沟介电层100的半导体元件10的方法流程图。图2A至图2F是绘示制作具有填沟介电层100的半导体元件10的制作工艺结构剖视图。此一方法包括下述步骤:
[0036]首先，请参照步骤S1，提供具有开口或沟槽102的图案化基材101。在本发明的一些实施例中，基材101可以是一种半导体基材。在本发明的另外一些实施例之中，基材101除了包含一半导体层外，还包括其他半导体层，例如，外延层或绝缘层。例如在本发明的一些优选实施例之中，基材101可以是包含有绝缘层的一种绝缘层上覆硅基材。在本实施例中，基材101可以是一种硅晶片。另外，基材101之中或之上可以包含多个由前段制作工艺(front-end)所形成的半导体构件(未绘示)。
[0037]基材101的图案化，可以采用包括干式或湿式蚀刻制作工艺移除表面101a上的一部分基材101，用于在基材101的表面101a形成至少一个沟槽102。在本实施例之中，是采用干式蚀刻制作工艺，例如反应离子蚀刻(Reactive 1n Etching, RIE)制作工艺,在基材101表面101a上形成多个沟槽102，以用来定义出多个鳍状部(fins) 103 (如图2A所绘示)。
[0038]之后请参照步骤S2，在基材101上进行一沉积制作工艺，例如化学气相沉积(Chemical Vapor Deposit1n, CVD)或流动式化学气相沉积，形成含娃介电层104覆盖基材表面101a，并填充沟槽102(如图2B所绘示)。在本发明的一些实施例中，优选是采用流动式化学气相沉积法，以高流动性的不含碳的硅-氮前驱物来进行沉积，形成含硅介电层104。其中，无碳的硅-氮前驱物包括三硅烷胺、H2N(SiH3)、HN(SiH3)2、N(SiH3)3或其他甲硅烧基胺聚体(silylamines)或上述的组合。另外，沉积制作工艺中还可以加入其他气体，例如氣气(?)、氮气(N2)、氨(NH3)、联胺(N2H4)、石圭甲烧(Silane, SiH4)、氦气(He)、lS气(Ar)或其任意组合。在本实施例中，是采用三娃烧胺作为娃-氮前驱物，在气体流量50sccm、反应温度实质介于150°C至500°C,反应压力50?600torr的制作工艺条件下进行沉积，在基材101的表面101a上沉积含娃介电层104。
[0039]在形成含硅介电层104之后，请参照步骤S3，对含硅介电层104进行一烘烤制作工艺105(如图2C所绘示)。在本发明的一些实施例之中，烘烤制作工艺是在温度实质介于150°C至400°C之间，制作工艺压力实质介于500torr至700torr之间的含氧气氛(Oxygen containing atmosphere)中进行。其中，含氧气氛可以包括氧气(Oxygen, 02)、臭氧(Ozone, 03)或二者的组合。在本发明的优选实施例中，烘烤制作工艺在烘烤温度实质为150°C，制作工艺压力实质为600torr的含氧气氛中进行。其中，氧气流量实质为2000sCCm、臭氧流量实质为27000sCCm，另外也包含流量实质为3000sCCm氮气和氦气等惰性气体。
[0040]请再参照步骤S4，对烘烤后的含硅介电层104进行原位湿式处理106。而此处所谓的原位处理(in-situ treatment),即是指湿式处理可以在不破真空而的状态下,在同一腔室(Chamber)或同一机台中完成。其中，湿式处理106的制作工艺压力，基本上与烘烤制作工艺105所采用的制作工艺压力相同。另外，在本发明的一些实施例中，湿式处理106的基材温度，也可以和烘烤制作工艺105所采用的基材温度实质相同。
[0041]请参照图3，图3根据本发明一实施例所绘示的一种用来制作半导体元件10之制作工艺机台300的结构俯视图。制作工艺机台300包含多个腔室，例如腔室301a、301b、301c、301e和301