具有栅极氧化物层的finfet器件的利记博彩app
【技术领域】
[0001]本发明一般地涉及半导体技术领域，更具体地，涉及半导体器件及其形成方法。
【背景技术】
[0002]半导体集成电路(1C)工业已经经历了指数式增长。1C材料和设计的技术进步产生了多代1C，每一代都具有比前一代更小且更复杂的电路。在1C演进的过程中，功能密度(即，每芯片面积互连器件的数量)通常增加而几何尺寸(即，可使用制造工艺制作的最小部件(或线))减小。这种比例缩小工艺通常通过增加制造效率并降低相关成本来提供优势。
[0003]这种比例缩小还增加了处理和制造1C的复杂度，并且对于将要实现的这些进步来说，需要1C处理和制造的类似发展。例如，已经引入三维晶体管来替代平面晶体管。尽管现有的半导体器件及半导体器件的制造方法通常能够满足它们预期的目的，但不是在所有方面都令人满意。例如，将三维纳米结构引入栅极沟道对半导体器件工艺发展提出了挑战。期望在这个领域具有进步。
【发明内容】
[0004]为了解决现有技术中所存在的缺陷，根据本发明的一方面，提供了一种半导体器件，所述器件包括:衬底；一个或多个鳍，每一个都包括形成在所述衬底上方的第一半导体层；氧化物层，形成为包围所述一个或多个鳍中每一个的上部；以及栅极堆叠件，包括形成为包围在所述氧化物上方的高K(HK)介电层和金属栅(MG)电极，其中，所述第一半导体层包括娃锗(SiGex)，并且其中，所述氧化物层包括娃锗氧化物(SiGexOy)。
[0005]在该半导体器件中，所述一个或多个鳍中每一个的上部均包括所述第一半导体层，并且其中，所述氧化物层形成为包围在所述第一半导体层上方。
[0006]在该半导体器件中，所述一个或多个鳍中的每一个均包括一个或多个突出部分，所述一个或多个突出部分包括的锗(Ge)沿着鳍的侧部从所述第一半导体层中的SiGex朝向所述衬底迀移，并且其中，所述一个或多个突出部分中每一个的深度在大约2.2nm至大约4.8nm的范围内。
[0007]在该半导体器件中，所述一个或多个鳍中的每一个都包括形成在所述第一半导体层上方的包含硅(Si)的第二半导体层，并且其中，所述一个或多个鳍中的每一个的上部均包括所述第二半导体层。
[0008]在该半导体器件中，所述一个或多个鳍的每一个均包括一个或多个突出部分，所述一个或多个突出部分包括的锗(Ge)沿着鳍的侧部从所述第一半导体层中的SiGex朝向所述第二半导体层中的Si迀移，并且其中，所述一个或多个突出部分中的每一个的深度在大约2.2nm至大约4.8nm的范围内。
[0009]在该半导体器件中，SiGex中的Ge浓度X在大约10%至大约100%的范围内。
[0010]在该半导体器件中，鳍表面处的Ge浓度比鳍中心处的Ge浓度至少大大约10%。
[0011]在该半导体器件中，SiGexOy中的Ge浓度x在所述氧化物层中具有梯度变化。
[0012]在该半导体器件中，Ge从所述一个或多个鳍中的每一个向对应氧化物层的扩散深度在大约2nm至大约3nm的范围内。
[0013]在该半导体器件中，所述氧化物层的厚度在大约0.5nm至大约4nm的范围内。
[0014]该半导体器件还包括:隔离区域，形成在所述衬底上方以分离鳍；源极和漏极部件，形成所述衬底上方并通过所述栅极堆叠件分离；以及层间介电层，形成在所述源极/漏极部件上方并被所述栅极堆叠件分离。
[0015]根据本发明的另一方面，提供了一种形成半导体器件的方法，所述方法包括:提供器件前体，所述器件前体包括:衬底；和一个或多个鳍，每一个都包括形成在所述衬底上方的一个或多个半导体层；在所述衬底上方形成的介电层中以及所述一个或多个鳍之间形成栅极沟槽；沉积氧化物层以包围在所述栅极沟槽中所露出的所述一个或多个鳍的每一个的上部；对沉积的所述氧化物层执行等离子体处理；以及形成包括高K(HK)介电层和金属栅(MG)电极的栅极堆叠件以填充所述栅极沟槽。
[0016]在该方法中，沉积所述氧化物层包括在大约150°C至大约400°C的温度范围内使用等离子体增强原子层沉积工艺。
[0017]在该方法中，所述等离子体增强原子层沉积工艺包括使用功率范围在大约10W至大约30W内的氧气(02)等离子体，并且其中，在所述等离子体增强原子层沉积中使用的功率小于在所述等离子体处理中使用的功率。
[0018]在该方法中，执行所述等离子体处理包括:使用流速在大约lOsccm至大约lOOOsccm范围内的氧气(02)等离子体。
[0019]在该方法中，执行所述等离子体处理包括:使用功率范围在大约200W至大约600W内的氧气(02)等离子体。
[0020]在该方法中，执行所述等离子体处理包括:在大约10秒至大约150秒的时间范围和大约150°C至大约400°C的温度范围内应用02等离子体。
[0021]在该方法中，在同一沉积工具中原位地执行沉积所述氧化物层和执行所述等离子体处理。
[0022]根据本发明的另一方面，提供了一种形成半导体器件的方法，所述方法包括:在硅(Si)衬底上方外延生长硅锗(SiGe)层；蚀刻所述SiGe层和所述Si衬底以形成一个或多个鳍和一个或多个隔离沟槽；在所述一个或多个隔离沟槽中形成一个或多个隔离部件；在所述衬底上方形成的介电层中形成栅极沟槽；沉积氧化物层以包围所述栅极沟槽中暴露的所述一个或多个鳍的每一个的上部；对沉积的所述氧化物层执行氧气(02)等离子体处理；以及形成包括高K(HK)介电层和金属栅(MG)电极的栅极堆叠件以填充所述栅极沟槽，其中，所述氧化物层包括硅锗氧化物(SiGexOy)层。
[0023]在该方法中，沉积所述氧化物层包括:使用在大约150°C至大约400°C的温度范围内执行的低温沉积。
【附图说明】
[0024]当阅读附图时，根据以下详细的描述来更好地理解本发明的各个方面。注意，根据工业的标准实践，各个部件没有按比例绘制。实际上，为了讨论的清楚，可以任意地增加或减小各个部件的尺寸。
[0025]图1A和图3A是示出根据本发明一些实施例的处于各个制造阶段的P型金属氧化物半导体(PMOS)FinFET器件的示意性侧视图。
[0026]图1B、图2和图3B是根据本发明一些实施例的处于各个制造阶段的沿着图1A和图3A的线A-A所截取的PMOS FinFET器件的截面图。
[0027]图4A和图6A是示出根据本发明一些实施例的处于各个制造阶段的N型金属氧化物半导体(NMOS)FinFET器件的示意性侧视图。
[0028]图4B、图5和图6B是根据本发明一些实施例的处于各个制造阶段的沿着图4A和图6A的线A-A所截取的NMOS FinFET器件的截面图。
[0029]图7是根据本发明的各个方面的用于制造PMOS FinFET器件和/或NMOS FinFET器件的示例性方法的流程图。
【具体实施方式】
[0030]以下公开内容提供了许多不同的用于实施本发明主题的不同特征的实施例或实例。以下描述部件和配置的具体实例以简化本发明。当然，这些仅仅是实例而不用于限制。例如，在以下的描述中，在第二部件上方或之上形成第一部件可以包括第一部件和第二部件被形成为直接接触的实施例，并且也可以包括可以在第一部件和第二部件之间形成附件部件使得第一部件和第二部分没有直接接触的实施例。此外，本发明可以在各个实例中重复参考标号和/或字母。这些重复是为了简化和清楚，其本身并不表示所讨论的各个实施例和/或结构之间的关系。
[0031]此外，为了易于描述，可以使用空间相对术语(诸如“在…下方”、“之下”、“下部”、“上方”、“上部”等)以描述图中所示一个元件或部件与另一个元件或部件的关系。除图中所示的定向之外，空间相对术语还包括使用或操作过程中设备的不同定向。装置可以以其他方式定向(旋转90度或处于其他定向)，并且本文所使用的空间相对描述可因此进行类似的解释。
[0032]本发明的目的在于但不限于鳍式场效应晶体管(FinFET)器件。例如，FinFET器件可以是互补金属氧化物半导体(CMOS)器件，包括P型金属氧化物半导体(PMOS) FinFET器件和N型金属氧化物半导体(NMOS)FinFET器件。以下公开内容将以FinFET为例来示出本发明的各个实施例。然而，应该理解，除非明确说明，否则本发明不应限于特定类型的器件。
[0033]图1A-1B、图2和图3A-3B是示出根据本发明一些实施例的处于各个制造阶段的PMOS FinFET器件前体100的示意性侧视图和/或对应的截面图。然而，应该理解，除非明确说明，否则本发明不应限于特定类型的器件。还应该理解，可以在该方法之前、期间和之后提供附加步骤，并且对于方法的其他实施例来说可以替代或减少所描述的一些步骤。
[0034]参照图1A-1B，可以提供PM0S器件前体100。器件前体100包括衬底102。在一些实施例中，衬底102可以为元素半导体，诸如晶体结构的硅或锗。衬底102还可以包括化合物半导体，诸如锗化硅、碳化硅、砷化镓、磷化镓、磷化铟、砷化铟、锑化铟或它们的组合。可能的衬底102还可以包括绝缘体上半导体衬底，诸如绝缘体上娃(SOI)、绝缘体上SiGe (SG0I)、绝缘体上锗衬底。例如，可以使用注氧隔离(S頂0X)、晶圆接合和/或其他适当的方法来制造SOI衬底。在本实施例中，衬底102包括体硅衬底。在一些实施例中，各种掺杂区域也可以包括在衬底102中。
[0035]仍然参照图1A-1B，PM0S器件前体包括形成在衬底102上方的一个或多个鳍110。PM0S器件前体100中的每个鳍110都可以包括形成在衬底102上方的一个或多个半导体层104。在一些实施例中，半导体层104包括锗(Ge)、硅(Si)、砷化镓(GaAs)、硅锗(SiGe)、磷砷化镓(GaAsP)或其他适当的材料。在本实施例中，半导体层104包括SiGex，其中Ge在SiGex层104中的浓度百分比x可以在大约10%至大约100%的范围内。半导体层104的厚度可以在大约10nm至大约80nm的范围内。
[0036]如图1A-1B所示，