用于mosfet器件的结构和方法
【技术领域】
[0001]本发明总体上涉及半导体技术领域，更具体地，涉及半导体器件的结构和方法。
【背景技术】
[0002]半导体集成电路(1C)工业已经历了指数式增长。1C材料及其设计的技术进步已经产生了数代1C，每一代都比上一代更为小巧，且具有更为复杂的电路。在1C演进的过程中，功能密度(即，单位芯片面积内互连器件的个数)逐渐增长，而几何尺寸(即，能够使用制造工艺增加的最小部件(或线))则在减小。这种比例减小的工艺总体上通过提升生产效率并降低相关成本而实现了优势。
[0003]这种比例的减小也增加了处理和制造1C的复杂度，对于这些要被实现的优点，需要1C处理和制造的类似发展。例如，三维晶体管已经被引进用于替代平面晶体管。尽管现有的半导体器件以及制造半导体器件的方法已经基本足以达到想要的目标，但是在很多方面仍然不能完全符合要求。例如，将三维纳米结构引入栅极沟道使半导体器件工艺研发面临新的挑战。人们希望在此领域取得进展。
【发明内容】
[0004]为了解决现有技术中所存在的缺陷，根据本发明的一方面，提供了一种半导体器件，所述器件包括:一个或多个鳍，形成在衬底上，并沿第一方向延伸；一个或多个栅极，形成在所述一个或多个鳍上，并沿第二方向延伸，所述第二方向基本垂直于所述第一方向，所述一个或多个栅极包括第一隔离栅极和至少一个功能栅极；源极/漏极部件，形成在所述一个或多个栅极中每一个栅极的两侧上；层间介电(ILD)层，形成在所述源极/漏极部件上，并且形成与所述第一隔离栅极共面的顶面；其中，所述第一隔离栅极的第一高度大于所述至少一个功能栅极中的每一个功能栅极的第二高度。
[0005]在该器件中，所述第一隔离栅极包括界面层(IL)/高k(HK)介电层/金属栅极(MG)，其中，所述HK介电层包括选自由Hf02、Ta205、和A1203所组成的组中的一种或多种材料，以及所述 MG 包括选自由 T1、Ag、Al、TiAIN、TaC、TaCN、TaSiN、Mn、Zr、TiN、TaN、Ru、Mo、WN、Cu、和W所组成的组中的一种或多种材料。
[0006]在该器件中，所述第一隔离栅极包括选自由Si02、LaO、A1(II)0、ZrO、T1、Ta205、Y203、SrTi03(ST0)、Hf02、BaTi03 (ΒΤ0)、BaZrO、HfZrO、HfLaO、HfS1、LaS1、AlS1、HfTaO、HfT1, (Ba，Sr)Ti03(BST)、A1203、Si3N4、以及氮氧化硅(S1N)所组成的组中的一种或多种材料。
[0007]该器件进一步包括形成在所述衬底上的一个或多个隔离区域，其中，通过所述一个或多个隔离区域分隔所述一个或多个鳍。
[0008]在该器件中，所述一个或多个鳍包括形成在η阱区域中的第一组鳍和形成在ρ阱区域中的第二组鳍。
[0009]该器件进一步包括:侧壁间隔件，沿所述一个或多个栅极中的每一个栅极形成，其中，所述第一隔离栅极的所述第一高度基本大于沿所述第一隔离栅极所形成的每一个侧壁间隔件的第三高度。
[0010]在该器件中，沿所述第一隔离栅极所形成的所述侧壁间隔件包括第一材料，所述第一材料不同于包含在所述第一隔离栅极中的第二材料。
[0011]该器件进一步包括:第二隔离栅极，形成在所述一个或多个鳍的边缘处；第一侧壁间隔件，形成在所述第二隔离栅极的外侧上；以及第二侧壁间隔件，形成在所述第二隔离栅极的内侧上，其中，所述第一侧壁间隔件的第四高度基本大于所述第二侧壁间隔件的第五高度。
[0012]在该器件中，所述源极/漏极部件的顶面与所述第一隔离栅极的底部之间的深度在大约50nm到大约200nm之间的范围内。
[0013]根据本发明的另一方面，提供了一种鳍式场效应晶体管(FinFET)器件，所述器件包括:衬底，包括在第一方向上彼此间隔开的第一有源区域和第二有源区域；配置在所述第一有源区域中的第一组鳍，以及配置在所述第二有源区域中的第二组鳍，所述第一组鳍和所述第二组鳍中的每一组均沿第二方向延伸，所述第二方向基本垂直于所述第一方向；一个或多个栅极，配置为沿所述第一方向在所述第一有源区域和所述第二有源区域上方延伸，所述一个或多个栅极包括第一隔离栅极和至少一个功能栅极；侧壁间隔件，形成在所述一个或多个栅极的侧面上；源极/漏极部件，形成在所述侧壁间隔件的侧部上；以及层间介电(ILD)层，形成在所述源极/漏极部件上并形成与所述一个或多个栅极共面的顶面，其中，所述第一隔离栅极的第一高度基本大于形成在所述第一隔离栅极的侧面上的侧壁间隔件的第二高度。
[0014]在该器件中，所述第一隔离栅极的第一高度大于所述至少一个功能栅极中的每一个功能栅极的第三高度。
[0015]该器件进一步包括:第二隔离栅极，形成在所述一个或多个鳍的边缘处；第一侧壁间隔件，形成在所述第二隔离栅极的外侧上；以及第二侧壁间隔件，形成在所述第二隔离栅极的内侧上，其中，所述第二隔离栅极的外侧部分和所述第一侧壁间隔件具有第四高度，其中，所述第二隔离栅极的内侧部分和所述第二侧壁间隔件具有第五高度，以及其中，所述第四高度基本大于所述第五高度。
[0016]在该器件中，所述第一隔离栅极包括第一材料，所述至少一个功能栅极包括与所述第一材料不同的第二材料。
[0017]根据本发明的又一方面，提供了一种形成半导体器件的方法，所述方法包括:提供器件前体，所述器件前体包括:衬底，包括在第一方向上彼此间隔开的第一有源区域和第二有源区域；配置在所述第一有源区域中的第一组鳍，以及配置在所述第二有源区域中的第二组鳍，所述第一组鳍和所述第二组鳍中的每一组均沿第二方向延伸，所述第二方向基本垂直于所述第一方向；以及包括多晶硅栅极的一个或多个栅极，配置为在所述第一有源区域和所述第二有源区域上方延伸，所述一个或多个栅极中的每一个栅极均沿所述第一方向延伸；其中，所述多晶硅栅极被配置为分隔第一电路和第二电路；在所述衬底上方沉积层间介电(ILD)层；移除所述多晶硅栅极，以形成沟槽；使用所述ILD层作为蚀刻掩模元件来朝向所述衬底使所述沟槽凹进；以及在凹进的沟槽中沉积一个或多个材料层，以在所述第一电路和所述第二电路之间形成隔离栅极。
[0018]该方法进一步包括:形成源极/漏极部件，所述源极/漏极部件由所述衬底上的所述一个或多个栅极分隔，其中，所述ILD层形成在所述源极/漏极部件上。
[0019]该方法进一步包括:沿所述一个或多个栅极中的每一个栅极形成间隔件侧壁，其中，使所述沟槽凹进包括使用所述ILD层和所述侧壁间隔件作为蚀刻掩模元件来形成V形沟槽。
[0020]在该方法中，沉积所述一个或多个材料层包括在所述凹进的沟槽中沉积界面层(IL)/高k(HK)介电层/金属栅极(MG)。
[0021]在该方法中，沉积所述一个或多个材料层包括在所述凹进的沟槽中沉积介电层。
[0022]在该方法中，沉积所述一个或多个材料层包括在所述凹进的沟槽的下部沉积介电层以及在所述凹进的沟槽的上部沉积界面层(IL)/高k(HK)介电层/金属栅极(MG)。
[0023]该方法进一步包括:所述第一有源区域掺杂有η型掺杂剂，以在ρ型MOSFET(PM0SFET)中形成η阱区域；以及所述第二有源区域掺杂有ρ型掺杂剂，以在η型MOSFET (NMOSFET)中形成ρ阱区域。
【附图说明】
[0024]当结合附图进行阅读时，通过以下详细描述可更好地理解本发明的各方面。应该注意，根据工业中的标准实践，各个部件未按比例绘出。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。
[0025]图1Α、图3Α、图4Α、和图5Α是根据本发明一些实施例的在多个制造步骤中制造的FinFET器件的设计布局的俯视图。
[0026]图1B、图5B、和图6B是根据本发明一些实施例的分别沿图1A、图5A、和图6A中的线A-A所截取的FinFET器件的截面图。
[0027]图1C、图2A、图3B、图4B、和图5C是根据本发明一些实施例的图1A、图3A、图4A、和图5A中的FinFET器件的被标记结构的放大俯视图。
[0028]图1D、图2B、图3C、