用于经堆栈晶粒组件的中介物上的电荷损害保护的利记博彩app
【技术领域】
[0001]以下的说明是关于集成电路装置("1C")。更具体而言，以下的说明是关于一种用于一经堆栈的晶粒组件类型的1C的具有电荷损害保护的中介物。
【背景技术】
[0002]集成电路随着时间演进已经变得更加〃密集〃，亦即，更多的逻辑特点已经被实施在一具有一给定尺寸的1C中。然而，使得所有构件都在单一晶粒1C上已经变得是有问题的。幸运的是，多个晶粒可加以堆栈以提供一经堆栈的晶粒IC(〃经堆栈的晶粒〃)。相较于尝试形成一相当的单一晶粒1C，此种经堆栈的晶粒除了其它益处之外也可以容许较低的功率消耗、较小的漏电流、较大的效能、及/或较小的1C尺寸。然而，通过将一或多个集成电路晶粒附接至一中介物以形成一经堆栈的晶粒，其是有相关于此种一或多个集成电路晶粒的损害风险，而该风险是不存在于单一晶粒1C的形成中。这些损害风险可能会降低经堆栈的晶粒的良率及/或可靠度。
[0003]因此，减轻此种损害风险中的一或多个以增加经堆栈的晶粒良率及/或可靠度是所期望且有用的。
【发明内容】
[0004]—种装置是大致关于一中介物。在此种装置中，该中介物具有复数个导体以及复数个吸引电荷结构。该复数个吸引电荷结构是用以保护至少一待耦接至该中介物的集成电路晶粒，以提供一经堆栈的晶粒。该复数个导体包含复数个穿过基板的贯孔。
[0005]—种方法是大致关于一中介物的形成。在此种方法中，一用于该中介物的基板加以获得。复数个穿过基板的贯孔以及复数个吸引电荷结构形成在该基板中。该复数个穿过基板的贯孔的一部分耦接至该复数个吸引电荷结构，以用于将带电粒子从该复数个穿过基板的贯孔传导至该复数个吸引电荷结构。
[0006]其它实施例将会在考虑细节说明以及权利要求书后得以认识。
【附图说明】
[0007]所附的图式是展示范例的装置及/或方法。然而，所附的图式不应该被视为限制权利要求书的范畴，而是只用于解说及理解而已。
[0008]图1是描绘一范例的列状现场可程序化门阵列("FPGA")架构的简化的方块图。
[0009]图2-1至2-3是从一横截面的侧视图来描绘一范例的用于利用一晶圆尺寸或芯片尺寸的制造组件以形成一经堆栈的晶粒的制程流程的个别的方块图。
[0010]图3-1及3-2是分别从一俯视图以及一仰视图来说明性地描绘一范例的中介物晶圆的个别的方块图。
[0011]图4-1是描绘图2-1至2-3的经堆栈的晶粒的一横截面图的一范例的部分的方块图。
[0012]图4-2是描绘一中介物的一横截面图的一范例的部分的方块图，其可以是图3的中介物晶圆的部分。
[0013]图5是描绘一保持图2-1至2-3的组件以用于在原处的制程的范例的工具台或晶圆保持夹头的一横截面的侧视图的方块图。
[0014]图6至8是描绘个别范例的中介物或是其部分的横截面的侧视图的方块图。
[0015]图9至11是分别描绘对应于形成图6至8的中介物的范例的制程流程的个别的流程图。
[0016]图12是描绘另一范例的中介物或是其部分的横截面的侧视图的方块图。
[0017]图13是描绘图12的中介物的一范例的电路的方块/电路图。
【具体实施方式】
[0018]在以下的说明中，许多特定的细节被阐述，以提供在此所述的特定例子的更彻底的说明。然而，对于熟习此项技术者而言应该明显的是，一或多个其它例子及/或这些例子的变化都可以在并非全部的在以下所给出的特定细节下加以实施。在其它实例中，众所周知的特点并未详细地叙述，以避免模糊在此的例子的说明。为了便于说明起见，相同的组件符号被使用在不同的图中以指称相同的项目；然而在替代的例子中，该项目可以是不同的。
[0019]在描述多个图中说明性地所描绘的例子之前，一大致的介绍被提供以能够进一步理解。
[0020]近来，多个晶粒已经被封装以形成一经堆栈的晶粒，其中此种经堆栈的晶粒包含一中介物晶粒("中介物")，一或多个集成电路晶粒被耦接至该中介物晶粒。为了以一符合成本效益的方式制造此种中介物，此种中介物已经被做成为一被动晶粒。一般而言，一被动晶粒是一种不具有任何主动装置的晶粒。然而，此种作为一被动晶粒的中介物可能没有任何ESD保护及/或电荷保护，且/或可能未通过应用天线规则来加以设计，并且对于此种被动晶粒增加ESD保护可能会增加形成此种中介物的相当大的成本。此外，此种中介物可能被曝露到例如是电浆放电的使用大量的离子电荷的处理以及来自传输的ESD。因为此种中介物可能会收集带电粒子，因此在一集成电路晶粒耦接至其时，其可能是放电至该集成电路晶粒的一来源。一未封装的集成电路晶粒可能未使得其全部的接脚都受到保护且/或充分地受到保护以对抗此种放电中的一或多个，并且因此此种集成电路晶粒可能会受到中介物表面电荷至此种集成电路晶粒的此种放电的损害。
[0021]为了减轻此种损害，一种具有一或多个吸引电荷结构的中介物在以下加以描述。此种吸引电荷结构可以提供保护给此种中介物，并且提供保护给一或多个〃堆栈〃到此种中介物上的集成电路晶粒。这些吸引电荷结构并非就晶体管及二极管的传统上的意义而言的主动构件，并且因此此种中介物可以用一符合成本效益的方式来加以制造，以具有此种吸引电荷结构。例如，此种吸引电荷结构可以是大的特点，并且因此不牵涉到目前最佳技术的微影以用于其制造。此外，此种吸引电荷结构可以利用较为宽松的迀移控制以及其它制程参数来加以形成，因为在此种中介物上没有主动装置。另外，对于被动中介物而言，热预算(budget)可能完全不是问题，因为其并不包含任何主动电路。
[0022]在记住以上的一般性理解下，各种用于中介物及其形成的实施例大致加以叙述于下。
[0023]因为上述的例子中的一或多个在此是利用一特定类型的1C来加以描述，因此此种1C的详细说明在以下提供。然而，应了解的是，其它类型的1C也可以受益于在此所述的技术中的一或多个。
[0024]可程序化的逻辑装置("PLD")是一众所周知的类型的集成电路，其可被程序化以执行所指明的逻辑功能。一种类型的PLD，亦即现场可程序化门阵列("FPGA")通常包含一数组的可程序化的块(tile)。这些可程序化的块例如可包含输入/输出区块("Ι0Β")、可组态设定的逻辑区块("CLB")、专用的随机存取内存区块("BRAM")、乘法器、数字信号处理区块("DSP")、处理器、频率管理器、延迟锁定回路("DLL")、等等。如同在此所用的，〃包含〃是表示没有限制的包含。
[0025]每个可程序化的块通常包含可程序化的互连以及可程序化的逻辑两者。该可程序化的互连通常包含大量的具有变化的长度的互联机，该互联机是通过可程序化的互连点("PIP")来加以互连。该可程序化的逻辑利用例如可包含函数产生器、缓存器、算术逻辑等等的可程序化的组件来实施一使用者设计的逻辑。
[0026]该可程序化的互连以及可程序化的逻辑通常是通过加载一组态设定数据的串流到内部的组态设定记忆单元中来加以程序化，该组态设定记忆单元是界定该可程序化的组件是如何加以组态设定的。该组态设定数据可以从内存(例如，从一外部的PR0M)加以读取、或是通过一外部的装置加以写入到该FPGA中。该个别的记忆单元的集体的状态接着决定该FPGA的功能。
[0027]另一种类型的PLD是复杂可程序化的逻辑装置或是CPLD。一 CPLD包含两个或多个连接在一起的〃功能区块〃，并且通过一互连开关矩阵来连接至输入/输出("I/O")资源。该CPLD的每个功能区块包含一种类似于那些用在可程序化的逻辑数组("PLA")以及可程序化的数组逻辑("PAL")装置的两阶层的AND/OR结构。在CPLD中，组态设定数据通常是储存在芯片上的非挥发性内存中。在某些CPLD中，组态设定数据被储存在芯片上的非挥发性内存中，接着被下载到挥发性内存以作为一最初的组态设定(程序化)序列的部分。
[0028]对于所有的这些可程序化的逻辑装置("PLD")而言，该装置的功能通过为该目的而提供至该装置的数据位来加以控制。该数据位可被储存在挥发性内存中(例如，如同在FPGA以及某些CPLD中的静态记忆单元)、在非挥发性内存中(例如，如同在某些CPLD中的闪存)、或是在任何其它类型的记忆单元中。
[0029]其它PLD是通过施加一例如是金属层的处理层而被程序化，该处理层可程序化地互连在该装置上的各种组件。这些PLD是以屏蔽可程序化的装置著称的。PLD也可以用其它方式加以实施，例如，利用熔线或是反熔线(antifuse)技术。该术语〃PLD〃以及〃可程序化的逻辑装置"包含但不限于这些范例的装置，并且涵盖只有部分可程序化的装置。例如，一种类型的PLD包含硬式编码的(hard-coded)晶体管逻辑以及一可程序化地互连该硬式编码的晶体管逻辑的可程序化的开关结构(fabric)的一组合。
[0030]如上所提到的，先进的FPGA可在数组中包含数种不同类型的可程序化的逻辑区块。例如，图1描绘一 FPGA架构100，其包含大量不同的可程序化的块，其包含数千兆位的收发器(〃MGTs〃)101、可组态设定的逻辑区块(〃CLBs〃)102、随机存取内存区块(〃BRAMs〃)103、输入/输出区块(〃10Bs〃)104、组态设定及提供频率的逻辑("CONFIG/CLOCKS") 105、数字信号处理区块(〃DSPs〃)106、专门的输入/输出区块(〃1/0〃)107 (例如，组态设定埠以及频率端口)、以及其它可程序化的逻辑108，例如是数字频率管理器、模拟至数字转换器、系统监视逻辑、等等。某些FPGA亦包含专用的处理器区块(〃PR0C〃)110。
[0031]在某些FPGA中，每个可程序化的块包含一可程序化的互连组件(〃INT〃)111，其是具有标准化的联机往返于在每个相邻的块中的一对应的互连组件。因此，该可程序化的互连组件的一起利用是实施用于该举例说明的FPGA的可程序化的互连结构。该可程序化的互连组件111也包含联机以往返于在同一块内的可程序化的逻辑组件，即如同通过内含在图1的顶端处的例子所展示者。
[0032]例如，一 CLB 102可包含一可被程序化以实施使用者逻辑的可组态设定的逻辑组件(〃CLE〃)112、再加上单一可程序化的互连组件(〃INT〃)111。除了包含一或多个可程序化的互连组件之外，一 BRAM 103可包含一 BRAM逻辑组件(〃BRL〃)113。通常，内含在一块中的互连组件的数目依据该块的高度而定。在该图示的实施例中，一 BRAM块具有和五个CLB相同的高度，但是其它数目(例如，四个)亦可被利用。除了包含一适当的数目个可程序化的互连组件之外，一 DSP块106可包含一 DSP逻辑组件(〃DSPL〃)114。除了包含该可程序化的互连组件111的一实例之外，一 Ι0Β 104例如可包含一输入/输出逻辑组件(〃10L〃)115的两个实例。如同对于具有此项技术中的技能者而言将会是明显的，例如连接至该I/O逻辑组件115的实际的I/O垫通常未被局限至该输入/输出逻辑组件115的区域。
[0033]在该图示的实施例中，一接近该晶粒(在图1中展示)的中心的水平的区域被使用于组态设定、频率以及其它控制逻辑。从此水平的区域或行延伸的垂直的行109被用来分布该频率及组态设定信号以横跨