自对准分离栅闪存的形成方法
【技术领域】
[0001]本发明涉及半导体制造领域，特别涉及一种自对准分离栅闪存的形成方法。
【背景技术】
[0002]闪存是一种重要的非挥发性半导体存储器。闪存具有存储密度高，成本低，可靠性好等优点而被广泛应用于工业控制、手机、通讯等方面。闪存基本原理是通过对闪存的浮栅上电荷(电子)的注入与擦除来改变存储单元的开关状态，以达到存储数据的目的。
[0003]从架构的基本分类来说闪存分为NAND与N0R两种。NAND更适用于海量数据存储，要求存储单元高密度，低成本；N0R更适用于程式存储，要求随机可读，高速读取，在MCU (微控制器)的应用中直接与微处理器交换信息，本案适用于N0R型闪存的优化与应用。
[0004]在N0R型闪存中，按结构来分，有分离栅结构与堆叠栅结构或两种。相比堆叠栅结构，分离栅式闪存由于其特殊的结构，相比堆叠栅闪存在编程和擦除的时候都体现出其独特的性能优势，大大降低了操作电压，另外，额外的字线避免了在堆叠栅结构中的“过擦除”问题，自对准结构的分离栅闪存则在分离栅闪存的基础上进一步优化了工艺，降低了成本，自0.25微米以下的技术节点分离栅闪存占据了主流地位，特别是在有着高性能要求的嵌入式闪存方面。
[0005]与主流逻辑CMOS工艺一样，持续缩减单元面积，降低成本也是闪存发展的主要方向，从已经发表公布的资料看，随着单元面积的减小，往往需要增加额外的端口，比如控制栅，擦除栅等，这给设计带来了额外的复杂度，需要增加解码器件，增加外围区的面积，对于中低密度的运用尤为不利，减弱了单元尺寸缩减带来的成本降低效果。
【发明内容】
[0006]本发明解决的问题是提供一种无需额外增加端口的自对准分离栅闪存的形成方法。
[0007]为解决上述问题，本发明提供一种自对准分离栅闪存的形成方法，包括:提供衬底；在所述衬底表面依次形成热氧化层、浮栅层和硬掩膜层，所述硬掩膜层具有暴露出热氧化层的开口 ；在硬掩膜层表面和开口内形成0N0层；在所述0N0层表面形成复合层；采用刻蚀工艺对复合层和0Ν0层进行刻蚀，直至暴露出所述硬掩膜层表面和浮栅层表面，形成位于所述第一开口的两侧的侧墙且所述侧墙位于第一开口底部的0Ν0层表面；以所述侧墙为掩膜刻蚀浮栅层和热氧化层，直至暴露出衬底；形成位于侧墙顶部表面的第一侧墙和位于所述侧墙、浮栅层和热氧化层侧面的第二侧墙；对第一开口填充多晶硅层，并对所述多晶硅层平坦化，直至暴露出所述硬掩膜层表面，形成控制栅与源线一体的结构。
[0008]可选的，复合层包括第二多晶硅层和氧化硅层。
[0009]可选的，复合层厚度为100纳米至500纳米。
[0010]可选的，第二多晶硅层的厚度为20纳米至400纳米。
[0011]可选的，氧化硅层的厚度为10纳米至100纳米。
[0012]可选的，通过对第二多晶硅层和氧化层同时刻蚀，形成侧面垂直的侧墙
[0013]可选的，所述浮栅层厚度为20纳米至80纳米。
[0014]可选的，所述热氧化层厚度为8纳米至10纳米。
[0015]与现有技术相比，本发明的技术方案具有以下优点:本发明的发明人提出一种新结构的自对准分离栅结构闪存单元，利用工艺巧妙安排，将源线与控制栅连为一体，通过在浮栅的上部引入额外的耦合氧化层和耦合多晶硅层，将控制栅多晶硅层与源线的多晶硅连接在一起，在编程的时候，控制栅从浮栅的上部提供耦合电压，也就是编程时所需要的垂直电场，同时置于同样电势的源线提供了编程时所需要的横向电场，保证编程效率。在读操作时，源线置Vdd，连为一体的控制栅也置于同样的电压，相当于预充，保证读取速度。
【附图说明】
[0016]图1至图6是本发明一实施例的自对准分离栅结构闪存单元的剖面示意图；
[0017]图7至图16是本发明另一实施例的自对准分离栅结构闪存单元的剖面示意图。
【具体实施方式】
[0018]为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
[0019]图1至图6示意性地给出了一实施例的自对准分离栅结构闪存单元的剖面示意图。
[0020]请参考图1，提供衬底100，在衬底100表面依次生长热氧化层101，浮栅层102和硬掩膜层103。
[0021]所述衬底100材料为半导体硅，可以为η型或者Ρ型半导体，也可以是绝缘体上硅等，所述衬底100可以为多层基片(例如，具有覆盖电介质和金属膜的硅衬底)、分级基片、绝缘体上硅基片、外延硅基片、部分处理的基片(包括集成电路及其他元件的一部分)、图案化或未被图案化的基片。
[0022]所述热氧化层101材料为氧化硅，生长工艺为热氧化法，例如干氧热氧化或湿氧热氧化，作为一实施例，采用干氧热氧化。
[0023]所述浮栅层102材料为多晶硅，生长工艺为化学气相沉积。
[0024]所述硬掩膜层103材料为氮化硅，生长工艺为化学气相沉积。
[0025]请参考图2，在所述硬掩膜层103表面形成光刻胶图形(未示出)，以光刻胶图形为掩膜，刻蚀所述硬掩膜层103和部分浮栅层102，形成第一开口 104。
[0026]所述光刻胶图形具有开口，采用各向异性刻蚀工艺，以所述光刻胶图形为掩膜，刻蚀所述硬掩膜层103直至露出浮栅层102。需要说明的是，各向异性刻蚀工艺在刻蚀穿通所述硬掩膜层103，会刻蚀部分的浮栅层102，使得被刻蚀后的浮栅层102表面呈弧形。
[0027]请参考图3，在刻蚀后的硬掩膜层和浮栅层102的表面沉积第一氧化层，并对所述第一氧化层进行回刻蚀，在第一开口 104的两侧形成自对准初始隔离侧墙106。
[0028]请参考图4，以自对准初始隔离侧墙106为掩膜，刻蚀浮栅层102和热氧化层101，直至暴露出衬底100，形成第二开口 107。
[0029]请参考图5，在所述自对准初始隔离侧墙106和衬底100表面形成第二氧化层，并对所述第二氧化层进行回刻蚀，在第二开口 107暴露出的所述自对准初始隔离侧墙106、浮栅层102和热氧化层101的侧壁形成源线隔离层侧墙108。
[0030]请参考图6，形成填充满第一开口 104和第二开口 107的多晶硅层，并对所述多晶硅层进行平坦化，形成源线109。
[0031]但是，上述实施例仅仅只通过源线109的结对浮栅耦合编程的高压，很难在0.13微米及以下技术节点实现单元尺寸缩小并保证器件性能。
[0032]为此，本发明的发明人提出一种新结构的自对准分离栅结构闪存单元，利用工艺巧妙安排，将源线与控制栅连为一体，通过在浮栅的上部引入额外的耦合氧化层和耦合多晶硅层，将控制栅多晶硅层与源线的多晶硅连接在一起，在编程的时候，控制栅从浮栅的上部提供耦合电压，也就是编程时所需要的垂直电场，同时置于同样电势的源线提供了编程时所需要的横向电场，保证编程效率。在读操作时，源线置Vdd，连为一体的控制栅也置于同样的电压，相当于预充，保证读取速度。
[0033]图7至图16示意性地给出了另一实施例的自对准分离栅结构闪存单元的剖面示意图。
[0034]请参考图7，提供衬底200，在衬底200表面依次生长热氧化层201，浮栅层202和硬掩膜层203。
[0035]所述衬底200材料为半导体硅，可以为η型或者P型半导体，也可以是绝缘体上硅等，所述衬底200可以为多层基片(例如，具有覆盖电介质和金属膜的硅衬底)、分级基片、绝缘体上硅基片、外延硅基片、部分处理的基片(包括集成电路及其他元件的一部分)、图案化或未被图案化的基片。
[0036]所述热氧化层201材料为氧