半导体器件的利记博彩app
【技术领域】
[0001] 本发明涉及半导体技术领域，尤其涉及一种半导体器件。
【背景技术】
[0002] 目前，在射频-横向双扩散金属氧化物半导体场效应晶体管（Radio Frequency-Lateral Double-Diffused Metal-Oxide-Semiconductor Field-Effect TransistonRF-LDMOS)的结构中采用的典型特征是背源技术，即源极从器件背面引出。该 技术对应的传统方法是通过下沉层注入（一般是P型离子硼）和驱入的方式，利用下沉层 将源极引到背面。这种方法需要长时间的高温驱入才能把下沉层中的注入离子驱入到P型 高浓度衬底，让下沉层和衬底连接起来，从而以衬底作为背面引出源极。
[0003] 图1为现有RF-LDMOS中利用背源技术形成的衬底和外延层部分结构，包括：浓掺 杂衬底1、外延层2、下沉层3、下沉层3的下扩区4、浓掺杂衬底1的上扩区5。其中，浓掺杂 衬底1和下沉层3中的掺杂类型相同；下沉层3的下扩区4和浓掺杂衬底1的上扩区5分 别为器件在进行背源技术的高温驱入后对应的下沉层3和浓掺杂衬底1中的掺杂离子扩散 到外延层2中所形成的结构。
[0004] 对于η型RF-LDMOS来说，衬底和外延层都是掺杂的P型硼离子，下沉层注入离子 也是P型的硼离子。P型浓衬底由于掺杂的是硼（硼离子原子质量小，高温下在半导体中很 容易扩散），所以在高温热过程中，不可避免的会快速向上扩散，挤占了 P型外延层的空间， 使得有效外延层厚度（有效外延层厚度是指器件的漂移区下面的外延厚度）大幅度减少， 进而降低了 RF-LDMOS的击穿电压。因此现有工艺在设计器件时，常根据器件击穿电压的需 要，增加外延层的厚度。但是过厚的外延层厚度，又会增加下沉层和衬底相连的难度，同时 也会增大器件的导通电阻，使器件性能下降。
【发明内容】
[0005] 本发明提供一种半导体器件，用以解决现有技术制造 RF-LDM0S，其在进行下沉层 高温驱入时浓掺杂衬底上扩导致的有效外延层厚度减小，器件击穿电压下降的技术问题。
[0006] 本发明实施例提供一种半导体器件，包括：衬底、位于所述衬底表面的外延层和位 于所述外延层中的器件区；其中：
[0007] 所述衬底中的固定区域内设置有氧化层埋层，所述氧化层埋层与所述外延层接 触，并正对于所述器件区内的漂移区；
[0008] 位于所述外延层中，除与所述氧化层埋层正对的区域外设置有第一扩散区，所述 第一扩散区与所述衬底相接触；所述第一扩散区中的杂质导电类型与所述衬底中的杂质的 导电类型相同，且其杂质浓度高于所述外延层中的杂质浓度。
[0009] 本发明提供的半导体器件，在衬底中的固定区域内设置氧化层埋层，使该氧化层 埋层与外延层接触，并正对于设置在外延层中器件区内的漂移区。该方案使得半导体器件 在进行高温驱入工艺时，避免了衬底中的杂质向半导体器件中的漂移区进行扩散而导致的 漂移区下有效外延层厚度的减小，从而避免半导体器件的击穿电压的下降，提高了器件的 性能。
【附图说明】
[0010] 图1为现有RF-LDMOS中利用背源技术形成的衬底和外延层剖面示意图；
[0011] 图2为本发明实施例提供的半导体器件的剖面示意图；
[0012] 图3为本发明实施例提供的另一个半导体器件的剖面示意图；
[0013] 图4a为本发明实施例中制备氧化层埋层过程中垫氧化层和氮化硅层的形成方法 的不意图；
[0014] 图4b为本发明实施例中制备氧化层埋层过程中完成光刻的氮化硅层结构示意 图；
[0015] 图4c为本发明实施例中制备氧化层埋层过程中垫氧化层氧化后形成的结构示意 图；
[0016] 图4d为本发明实施例中制备氧化层埋层过程中氮化硅层和垫氧化层进行湿法腐 蚀后形成的结构示意图；
[0017] 图4e为本发明实施例中制备氧化层埋层过程中氧化层埋层进行化学机械研磨后 形成的结构示意图。
【具体实施方式】
[0018] 为使本发明实施例的目的、技术方案和优点更加清楚，下面将结合本发明实施例 中的附图，对本发明实施例中的技术方案进行清楚、完整地描述。为了方便说明，放大或者 缩小了不同层和区域的尺寸，所以图中所示大小和比例并不一定代表实际尺寸，也不反映 尺寸的比例关系。
[0019] 图2为本发明实施例提供的半导体器件的剖面示意图。如图2所示，该器件结构 具体包括：衬底201、位于衬底201表面的外延层202和位于所述外延层中的器件区，其中：
[0020] 衬底201中的固定区域内设置有氧化层埋层206,该氧化层埋层与外延层接触，并 正对于器件区内的漂移区；
[0021] 位于外延层202中，除与氧化层埋层206正对的区域外设置有第一扩散区204,该 第一扩散区204与衬底201相接触；该第一扩散区204中的杂质导电类型与衬底201中的 杂质的导电类型相同，且其杂质浓度高于外延层中的杂质浓度。
[0022] 上述衬底201具体可以为具有浓掺杂的半导体材料，如硅、锗、氮化镓、砷化镓等 材料，掺入杂质可以为导电类型为P型的杂质，如硼。也可以是导电类型为N型的杂质，如 磷、砷，锑。
[0023] 由于现有工艺制备如N型衬底的RF-LDMOS时，N型的杂质离子相对于P型杂质离 子其原子量较大，即使在器件制备过程中对器件进行高温处理，其热量也不会使衬底层内N 型离子大量扩散到外延层中，影响外延层中漂移区所在位置下方的有效外延层厚度。因此 本实施例所示的半导体器件的结构类型更适用于衬底为浓掺杂且掺入杂质为P型杂质的 RF-LDMOS器件的结构类型。
[0024] 上述实施例中，外延层202具体可以为掺入杂质如硼，磷，砷，锑等的硅、锗、氮化 镓、砷化镓等材料。
[0025] 上述实施例中，位于外延层202中的器件区具体为所制备半导体器件在外延层 202中所对应的器件区域。本领域技术人员可以理解为该器件区域为实现某一半导体器件 功能所必备的器件结构部分，如包括源区、漏区、栅极、阱区和沟道等结构区域。本发明上述 实施例中重点关注的是该器件区中所制备的半导体器件的栅极和漏极区之间的漂移区的 空间位置与衬底201之间的位置关系，而对于该器件区中的半导体器件的具体类型和结构 并不加以限定。换言之，本实施例中的半导体器件可适用于任何种类的现有半导体器件。
[0026] 上述实施例中，在衬底201中且正对于器件区的漂移区的位置上设置的氧化层埋 层206可用于阻止整个半导体器件在高温环境下，衬底201与氧化层埋层206对应的区域 内的杂质离子向外延层202中扩散，从而避免了漂移区下外延层202部分区域因衬底201 中杂质离子的扩散的影响而引起的外延层厚度变小。
[0027] 为了更明显的突出氧化层埋层206在高温下对衬底杂质上扩的阻挡效果，图2中 展示了衬底201在高温情况下衬底杂质上扩的实际场景。如图2所示，区域204即为衬底 201中杂质上扩的形成的结构；相比较而言，在氧化层埋层206上方对应的外延层202的部 分区域内，由于氧化层埋层206的阻挡，致使该部分区域对应的衬底杂质没有上扩到外延 层中。
[0028] 通常，一个半导体