半导体装置的制造方法
【技术领域】
[0001]本发明涉及进行开关动作的沟槽栅型的半导体装置的结构。
【背景技术】
[0002]绝缘栅型双极晶体管(IGBT)具有高输入阻抗和低导通电压，因此被使用在电机驱动电路等中。然而，在IGBT中，耐压和导通电压具有折中的关系。
[0003]因此，为了在保持高耐压的同时降低导通电压，已经提出了各种方法。例如，提出过如下结构:在基区和漂移区之间形成杂质浓度高于漂移区且蓄积有空穴(hole)的η型层(以下称为“载流子蓄积层”)。根据该结构，能够防止来自集电区的空穴到达发射极电极，能够降低导通电压(例如参照专利文献I)。
[0004]现有技术文献
[0005]专利文献
[0006]专利文献1:日本特开2002-353456号公报
【发明内容】
[0007]发明要解决的课题
[0008]然而，要想实现具有载流子蓄积层的半导体装置，需要进行用于形成载流子蓄积层的工序，从而增加了半导体装置的制造工序。另外，对于在半导体装置中配置杂质浓度高于漂移区的载流子蓄积层的方法而言，存在以下问题:耗尽层难以良好地扩大，无法充分消除耐压和导通电压的折中。
[0009]因此，本申请的申请人发现了在IGBT中通过扩大槽的宽度来降低导通电阻的技术。然而，在扩大了槽宽度的结构的IGBT中，存在反馈电容Crss增大的问题。
[0010]本发明是鉴于上述问题而完成的，其目的在于，提供一种沟槽栅型的半导体装置，能够充分消除耐压和导通电压的折中，并且还能够降低反馈电容。
[0011]用于解决课题的手段
[0012]根据本发明的一个方式，提供一种半导体装置，其具有:(a)第I导电型的第I半导体区域；(b)第2导电型的第2半导体区域，其配置于第I半导体区域的上方；(C)第I导电型的第3半导体区域，其配置于第2半导体区域的上方；(d)多个第2导电型的第4半导体区域，其配置于第3半导体区域的上方；(e)绝缘膜，在从第4半导体区域的上表面起延伸并贯通第4半导体区域和第3半导体区域而到达第2半导体区域的槽的内壁上，分别配置有该绝缘膜；(f)控制电极，其在槽的侧面中被配置在绝缘膜的与第3半导体区域的侧面相对的区域上；(g)第I主电极，其与第I半导体区域电连接；(h)第2主电极，其与第4半导体区域电连接；以及(i)底面电极，其在槽的底面上以与控制电极分离的方式配置在绝缘膜的上方，并与第2主电极电连接，并且，在俯视时，槽的延伸方向的长度为槽的宽度以上，并且槽的宽度比相邻的槽彼此之间的间隔宽。
[0013]根据本发明的另一方式，提供一种半导体装置，其具有:(a)第I导电型的第I半导体区域；(b)第2导电型的第2半导体区域，其配置于第I半导体区域的上方；(c)第I导电型的第3半导体区域，其配置于第2半导体区域的上方；(d)多个第2导电型的第4半导体区域，其配置于第3半导体区域的上方；(e)绝缘膜，在从第4半导体区域的上表面起延伸并贯通第4半导体区域和第3半导体区域而到达第2半导体区域的槽的内壁上，分别配置有该绝缘膜；(f)控制电极，其在槽的侧面中被配置在绝缘膜的与第3半导体区域的侧面相对的区域上；(g)底面电极，其在槽的底面上以与控制电极分离的方式配置在绝缘膜的上方；(h)第I主电极，其与第I半导体区域电连接；⑴层间绝缘膜，其配置在控制电极和底面电极的上方；(j)第2主电极，其隔着层间绝缘膜配置在控制电极和底面电极的上方且处于第3半导体区域上和第4半导体区域上，并且该第2主电极与第4半导体区域和底面电极电连接，在俯视时，槽的面积比相邻的槽之间的半导体区域的面积大。
[0014]发明效果
[0015]根据本发明，能够提供一种沟槽栅型的半导体装置，其能够充分消除耐压和导通电压的折中并且能够降低反馈电容。
【附图说明】
[0016]图1是表示本发明的实施方式的半导体装置的结构的示意性剖面图。
[0017]图2是表示本发明的实施方式的半导体装置的槽的宽度、集电极-发射极间电压、以及集电极-发射极间饱和电压之间的关系的曲线图。
[0018]图3是表示在半导体装置中蓄积空穴的状态的仿真结果。
[0019]图4是槽周边的电位分布的仿真结果。
[0020]图5是表示本发明的实施方式的半导体装置的槽的宽度、集电极-发射极间电压、以及集电极-发射极间饱和电压之间的关系的另一曲线图。
[0021]图6是表示本发明的实施方式的半导体装置的制造方法的工序剖面图。
[0022]图7是表示本发明的实施方式的半导体装置的制造方法的工序剖面图(续)。
[0023]图8是表示本发明的实施方式的半导体装置的栅极电极、底面电极、绝缘膜以及发射区的配置的示意图，图8的(a)是俯视图，图8的(b)是沿图8的(a)的VII1-VIII方向的剖面图。
[0024]图9是表示本发明的实施方式的半导体装置的发射区的配置例的示意性立体图。
[0025]图10是表示本发明的实施方式的半导体装置的发射区的另一配置例的示意性立体图。
[0026]图11是表示本发明的实施方式的半导体装置的槽和连接槽的配置例的示意性俯视图。
[0027]图12是表示本发明的实施方式的半导体装置的槽和连接槽的连接部位的结构的示意性俯视图。
[0028]图13是表示本发明的实施方式的半导体装置的图12示出的连接部位处的、沿槽延伸的方向的示意性剖面图。
[0029]图14是表示本发明的另一实施方式的半导体装置的结构例的示意性剖面图。
[0030]图15是表示本发明的另一实施方式的半导体装置中的槽内的结构的变形例的图。
[0031]图16是表示本发明的实施方式的半导体装置的槽和连接槽的配置例的示意性俯视图。
[0032]图17是表示本发明的实施方式的半导体装置的图12示出的连接部位处的、沿A-A的方向的示意性剖面图。
【具体实施方式】
[0033]接着，参照附图来说明本发明的实施方式。在以下的附图的记载中，对相同或者类似的部分标注相同或者类似的标号。并且，需要注意到附图只是示意性的，厚度与平面尺寸的关系、各部分的长度的比率等与实际情况不同。因此，具体的尺寸应该参照以下说明进行判断。另外，当然附图相互之间也包括彼此的尺寸关系或比率不同的部分。
[0034]另外，以下所示的实施方式只是举例示出了用于使本发明的技术思想具体化的装置或方法，本发明的技术思想并不将构成部件的形状、结构、配置等特定为下述的内容。本发明的实施方式能够在所要求保护的范围内施加各种改变。
[0035]如图1所示，本发明的实施方式的半导体装置I的半导体基板100具有:第I导电型的第I半导体区域10、配置在第I半导体区域10上的第2导电型的第2半导体区域20、配置在第2半导体区域20上的第I导电型的第3半导体区域30、以及配置在第3半导体区域30上的第2导电型的第4半导体区域40。
[0036]如图1所示，形成有槽25，该槽25从第4半导体区域40的上表面起延伸并贯通第4半导体区域40和第3半导体区域30而到达第2半导体区域20。在槽25的内壁上配置有绝缘膜50。并且，在槽25的壁面上的绝缘膜50上，以与第3半导体区域30的侧面相对的方式配置有控制电极60。另外，槽25的内壁面的底面侧的绝缘膜50上以与控制电极60分离的方式配置有底面电极65。并且，半导体装置I具有:与第I半导体区域10电连接的第I主电极80，以及与第3半导体区域30和第4半导体区域40电连接的第2主电极90。另外，第2主电极90也可以不与第3半导体区域30电连接。底面电极65与第2主电极90电连接。
[0037]第I导电型和第2导电型互为相反导电型。S卩，如果第I导电型是η型，则第2导电型是P型；如果第I导电型是P型，则第2导电型是η型。以下，对第I导电型是P型，第2导电型是η型的情况进行举例说明。
[0038]如上所述，图1示出的半导体装置I是沟槽栅型的IGBT。为了使说明便于理解，以下，设第I半导体区域10为P型的集电区10、第2半导体区域20为η型的漂移区20、第3半导体区域30为P型的基区30、第4半导体区域40为η型的发射区40来进行说明。多个发射区40被选择性地埋入基区30的上表面的一部分。以下，举例示出半导体装置I中各半导体区域的杂质浓度和厚度等。
[0039]发射区40的厚度为0.3 μ m?I μ m，发射区40的杂质浓度为IX 118Cm 3?IXlO20Cm30另夕卜，基区30的厚度为4μπι左右，基区30的杂质浓度为5 X 116Cm 3?IXlO18Cm30另外，优选的是:漂移区20的厚度为40 μm以上且140 μm以下，漂移区20的电阻率为1Qcm以上且150 Ω以下。另外，集电区10的厚度为0.1 μπι?300 μπι，集电区10的杂质浓度为I X 117Cm 3?I X 10 19cm 3。
[0040]并且，在图1示出的例子中，漂移区20和集电区10之间配置有η型的缓冲层15。
[0041]另外，设控制电极60为栅极电极60，第I主电极80为集电极电极80，第2主电极90为发射极电极90来进行说明。并且，基区30的与栅极电极60相对的表面是沟道形成区域101。S卩，形成于槽25的侧面的绝缘膜50的区域作为栅绝缘膜发挥作用。
[0042]在图1所示的半导体装置I中，槽25的宽度Wl比槽25的深度大。例如，槽25的宽度Wl为3 μ m?20 μ m，更优选为3 μ m?15 μ m，进一步优选为6 μ m?15 μ m。槽25的深度为2μηι?10 μπι，例如为5 μπι左右。另外，对于彼此相邻的槽25的间隔W2，优选的是槽25的宽度Wl比槽25的间隔W2宽，间隔W2例如为2 μ m?4 μ m。
[0043]另外，如图1所示，本发明所说的槽25的宽度Wl是指在基区30和漂移区20的界面的延长上的位置的宽度。另外，本发明所说的相邻的槽25的间隔W2是指基区30和漂移区20的界面的延长上的位置的槽25之间的间隔。另外，将槽25之间的在半导体基板100的表面露出的基区30的宽度，即基区30和发射极电极90相接触的部分的宽度称为“连接区域宽度”，在图1中表示为宽度W3。另外，这里所说的“连接区域宽度”是图1中沿着与槽25的延伸方向相垂直的方向的宽度，其中，槽25的延伸方向是与纸面相垂直的方向。S卩，是指与槽25的宽度方向并行的方向上的长度。
[0044]栅极电极60由配置在构成槽25的一对侧面(第I侧面和第2侧面)上的左右的栅极电极60构成，分别被设置为隔着绝缘膜50与基区30相对。这里，虽然在图1所