用于存储器件的结构、器件和方法
【专利说明】用于存储器件的结构、器件和方法
[0001]优先权要求和交叉引用
[0002]本发明要求于2014年5月5日提交的美国临时专利申请第61/988，339号的优先权和权益，其全部内容结合于此作为参考。
技术领域
[0003]本发明中描述的技术总体涉及半导体器件，更具体地，涉及半导体器件的制造。
【背景技术】
[0004]静态随机存取存储器(SRAM)器件用于需要速度高、功耗低和操作简单的各种应用中。SRAM器件通常包括多个存储单元，并且每个单元都可以包含多个部件，诸如晶体管、晶体管的有源区、导线(例如，字线、位线)、层间连接结构(例如，通孔)和接触件。SRAM单元通常包含一对布置为用于存储数据的锁存单元的反相器。
【发明内容】
[0005]根据本发明的一个方面，提供了一种用于制造存储器件的结构，该结构包括:第一导线，设置在第一导电层中；第一着陆台，设置在第一导电层中并且与设置在第二导电层中的第二导线相关；以及第二着陆台，设置在第一导电层中并且与设置在第三导电层中的第三导线相关；其中，第二导电层和第三导电层与第一导电层不同。
[0006]优选地，存储器件对应于静态随机存取存储器(SRAM)器件；第一导线对应于SRAM器件的写入字线；第二导线对应于SRAM器件的第一读取字线；以及第三导线对应于SRAM器件的第二读取字线。
[0007]优选地，第一导电层与相对于衬底的第一高度相关；第二导电层与相对于衬底的第二高度相关；以及第二高度大于第一高度。
[0008]优选地，第一导电层与相对于衬底的第一高度相关；第三导电层与相对于衬底的第二高度相关；以及第二高度大于第一高度。
[0009]优选地,第一导线沿着第一方向延伸；第一着陆台沿着第一方向延伸；以及第二着陆台沿着第一方向延伸。
[0010]优选地，第一着陆台通过第一层间连接结构连接至设置在第二导电层中的第二导线。
[0011]优选地，第二着陆台通过第二层间连接结构连接至第二导电层中的第三着陆台；以及第三着陆台通过第三层间连接结构连接至设置在第三导电层中的第三导线。
[0012]优选地，第二着陆台通过第二层间连接结构连接至第二导电层中的第三着陆台；第三着陆台通过第三层间连接结构连接至第四导电层中的第四着陆台；以及第四着陆台通过第四层间连接结构连接至第三导电层中的第三导线。
[0013]优选地，第一着陆台和第二着陆台设置在第一导线的相同侧上。
[0014]优选地，第一着陆台和第二着陆台沿着相同的导电轨迹设置。
[0015]根据本发明的另一方面，提供了一种静态随机存取存储器(SRAM)器件，包括:第一字线，设置在第一导电层中；第二字线，设置在第二导电层中并且与设置在第一导电层中的第一着陆台相关；以及第三字线，设置在第三导电层中并且与设置在第一导电层中第二着陆台相关；其中，第二导电层和第三导电层与第一导电层不同。
[0016]优选地，第一字线对应于写入字线；第二字线对应于第一读取字线；以及第三字线对应于第二读取字线。
[0017]优选地，第一导电层与相对于衬底的第一高度相关；第二导电层与相对于衬底的第二高度相关；以及第二高度大于第一高度。
[0018]优选地，第一导电层与相对于衬底的第一高度相关；第三导电层与相对于衬底的第二高度相关；以及第二高度大于第一高度。
[0019]优选地,第一字线沿着第一方向延伸；第一着陆台沿着第一方向延伸；以及第二着陆台沿着第一方向延伸。
[0020]优选地，第一着陆台通过第一层间连接结构连接至设置在第二导电层中的第二字线。
[0021]优选地，第二着陆台通过第二层间连接结构连接至第二导电层中的第三着陆台；以及第三着陆台通过第三层间连接结构连接至设置在第三导电层中的第三字线。
[0022]优选地，第二着陆台通过第二层间连接结构连接至第二导电层中的第三着陆台；第三着陆台通过第三层间连接结构连接至第四导电层中的第四着陆台；以及第四着陆台通过第四层间连接结构连接至第三导电层中的第三字线。
[0023]优选地，第一着陆台和第二着陆台设置在第一字线的相同侧上
[0024]根据本发明的又一方面，提供了一种制造存储器件的方法，该方法包括:在第一导电层中形成第一导线、第一着陆台和第二着陆台；形成一个或多个第一层间连接结构以将第一着陆台连接至第二导电层中的第二导线；以及形成一个或多个第二层间连接结构以将第二着陆台连接至第三导电层中的第三导线；其中，第二导电层和第三导电层与第一导电层不同。
【附图说明】
[0025]当结合附图进行阅读时，从以下详细描述可最佳理解本发明的各方面。应该注意，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。
[0026]图1示出了根据一些实施例的十晶体管(1-T)SRAM单元的示例图。
[0027]图2示出了根据一些实施例的如图1中所示的SRAM单元的示例前段制程(FEOL)布局图。
[0028]图3⑷和图3(B)示出了根据一些实施例的与如图1所示的SRAM单元相关的示例后段制程(BEOL)布局图。
[0029]图4(A)和图4(B)示出了根据一些实施例的与如图1所示的SRAM单元相关的另一示例后段制程(BEOL)布局图。
[0030]图5(A)和图5(B)示出了根据一些实施例的示出与如图4(B)所示的布局图相关的截面图的示例图。
[0031]图6(A)和图6(B)示出了根据一些实施例的与如图4(A)和图4(B)所示的布局图相关的示例后段制程(BEOL)布局图。
[0032]图7 (A)和图7 (B)示出了根据一些实施例的与如图4 (A)和图4⑶所示的布局图相关的另一示例后段制程(BEOL)布局图。
[0033]图8 (A)和图8 (B)示出了根据一些实施例的与如图4 (A)和图4⑶所示的布局图相关的另一示例后段制程(BEOL)布局图。
[0034]图9示出了根据一些实施例的用于制造存储器件的示例流程图。
【具体实施方式】
[0035]以下公开内容提供了许多用于实现本发明的不同特征的不同实施例或实例。下面描述了部件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件以直接接触的方式形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可在各个实例中重复参考标号和/或字符。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。
[0036]而且，为便于描述，在本文中可以使用诸如“在…上”、“在…中”等的空间相对术语，以描述如图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。装置可以以其他方式定向(旋转90度或在其他方位上)，而本文中使用的空间相对描述符可以同样地作出相应的解释。
[0037]随着半导体器件的特征尺寸不断缩小，在器件制造中可能出现各种问题。对于SRAM器件，由于存储单元的尺寸变得更小，存储单元中的各个部件，诸如导线(例如，字线、位线)、层间连接结构(例如，通孔)和接触件，自然就需要变得更小。然而，对于特定的单元布局，单元部件(例如，导线、接触件)的尺寸减小可能会造成特定的问题，诸如，高电阻和闻奇生电名
[0038]图1示出了根据一些实施例的十晶体管(10-T) SRAM单元的示例图。如图1所示，SRAM单元100包括两个上拉晶体管102( “WPU1”)和104( “WPU2”)、两个下拉晶体管106 ( “WPD1”)和 108 ( “WPD2”)、和两个传输门晶体管 110( “WPG1”)和 112( “WPG2”)。晶体管102、104、106和108以交叉连接的反相器结构连接。也就是，晶体管102和106形成第一反相器，而晶体管104和108形成第二反相器。传输门晶体管110和112的栅极端都被配置为响应于与字线122 ( “WWL”)相关的字线信号。一对互补位线124 ( “WBL”)和126 ( “WBLB”)分别连接至传输门晶体管110和112的源极/漏极区。传输门晶体管110在节点130处连接至上拉晶体管102和下拉晶体管106，而传输门晶体管112在另一节点132处连接至上拉晶体管104和下拉晶体管108。例如，上拉晶体管102和104是P沟道晶体管，而下拉晶体管106和108是N沟道晶体管。传输门晶体管110和112是N沟道晶体管。
[0039]第一读取端口 140包括读取端口下拉晶体管142( “RPD1”)和读取端口传输门晶体管144( “RPG1”)。读取端口下拉晶体管142( “RPD1”)的栅极端连接至节点132。例如，晶体管142和144是N沟道晶体管。读取字线146 (RWLl)被提供并仅用于“读取”操作，而字线122( “WWL”)仅用于“写入”操作。读取位线148( “RBL1”)连接至读取传输门晶体管 144 ( “RPG1”)。
[0040]第二读取端口 150包括读取端口下拉晶体管152( “RPD2”)和读取端口传输门晶体管154( “RPG2”)。读取端口下拉晶体管152( “RPD2”)的栅极端连接至节点130。例如，晶体管152和154是N沟道晶体管。读取字线156(RWL2)被提供并仅用于“读取”操作，而读取位线158 ( “RBL2”)连接至读取传输门晶体管154 ( “RPG2”)。
[0041 ] 图2示出了根据一些实施例的如图1中所示的SRAM单元的示例前段制程(FEOL)布局图。如图2所示，晶体管102、104、106和108互连(例如，通过金属接触件、接触条或插槽接触件)。晶体管102( “WPU1”)的源极/漏极区202通过对应于节点130的导电结构230连接至晶体管106 ( “WPD1”)的源极/漏极区204。晶体管104( “WPU2”)的源极/漏极区206通过对应于节点132的导电结构232连接至晶体管108 ( “WPD2”)的源极/漏极区208。
[0042]如图2所示，有源区(“0D”)形成在隔离区(例如，浅沟槽隔离或LOCOS隔离)之间。例如，有源区包括延伸到半导体衬底内的扩散区。在一些实施例中，掺杂有源区以形成N型区或P型区和轻掺杂的漏极区。有源区也可包含额外的注入物以形成源极区和漏极区。在某些实施例中，在半导体晶圆的表面区域中或在绝缘体(SOI)上方外延形成的硅层中形成有源区。
[0043]使用在介电材料(位于有源区上面)上方沉积并且经过图案化的导电材料(例如，多晶硅或金属材料)，在位单元区域(例如，与位单元边界290相关)内形成SRAM单元100中的各个晶体管。使用某些导电材料(例如，“多晶