一种全包围栅结构的制造方法
【技术领域】
[0001] 本发明涉及半导体制造领域，尤其涉及一种全包围栅结构的制造方法。
【背景技术】
[0002] 半导体集成电路（IC)工业经历了迅速的发展。在IC的发展过程中，通常增大了 功能密度（即每个芯片区域的互连器件的数量），而减小了几何尺寸（即使用制造工艺可以 制造的最小器件或互连线）。这种按比例缩小的工艺优点在于提高了生产效率并且降低了 相关费用。同时，这种按比例缩小的工艺也增加了处理和制造 IC的复杂性。
[0003] 在寻求更高的器件密度、更高的性能以及更低的费用的过程中，随着集成电路工 艺持续发展到纳米技术工艺节点，一些制造厂商已经开始考虑如何从平面CMOS晶体管向 三维鳍式场效应管（FinFET)器件结构的过渡问题。与平面晶体管相比，FinFET器件由于改 进了对沟道的控制，从而减小了短沟道效应。制造和设计中的挑战推动了 FinFET器件的发 展。目前，FinFET已出现在20nm技术代的应用中。尽管现有的FinFET器件以及制造 FinFET 器件的方法已大体上满足了其预期目的，但并不是在所有方面都能够完全令人满意。
[0004] FinFET器件是一种多栅MOS器件。按照栅极数目的不同，可以将FinFET划分为 双栅FinFET、三栅FinFET以及可四面控制的全包围栅（Gate-all-around)FinFET。其中， 双栅FinFET具有两个栅极，分别位于鳍体（Fin)的两侧，可以分别独立控制鳍体的沟道电 流。在实际应用中，双栅FinFET常用于要求具有低漏电流的核心逻辑电路。三栅FinFET 具有三个栅极，鳍体的两侧面各有一个栅极，另外一个栅极在鳍体的顶部。栅极及Fin (鳍） 通过其下方的绝缘层与衬底相隔离。三栅FinFET的Fin结构有的是在SOI (Silicon On Insulator，绝缘体上娃）上形成的，有的是直接从娃衬底上直接得到。三栅FinFET的好处 是，由于鳍体的三个侧面都受到栅极的控制，所以比传统的MOS结构能更好地控制有源区 中的载流子，提供更大的驱动电流，因而提高了器件性能。目前广泛应用的FinFET器件，基 本上是三面控制的三栅FinFET。
[0005] 随着对器件性能不断提出的更高要求，催生了四面控制的全包围栅结构 (Gate-all-around，请参考图1所示）。具有全包围栅极（Gate-all-around)结构的半导体 器件拥有有效地限制短沟道效应（Short channel effect)的特殊性能，正是业界在遵循摩 尔定律不断缩小器件尺寸的革新中所极其渴望的。全包围栅极结构中的薄硅膜构成的器件 沟道被器件的栅极包围环绕，而且仅被栅极控制。除此之外，漏场的影响也被移除，所以器 件的短沟道效应被有效限制。由于构成器件沟道的硅膜与底部衬底之间最终需要悬空，因 此全包围栅极器件的制造工艺也较为复杂。
[0006] 请参考图IA和1B，现有技术中一种全包围栅极结构的形成方法，包括：
[0007] 首先，如图IA所示，在一半导体衬底形成氧化层和硅层，并刻蚀氧化层和硅层，以 形成沟道区鳍体以及沟道区氧化层；
[0008] 接着，如图IB所示，移除沟道区氧化层，使得剩余的沟道区鳍体悬空于半导体衬 底上方；
[0009] 然后，形成全包围悬空的沟道区鳍体的全包围栅极结构。
[0010] 然而，上述现有全包围栅极结构形成工艺中，工艺较为复杂，必须借助多层掩模和 光刻胶，而且移除沟道区氧化层时，对沟道区鳍体的影响较大，会使其缺陷增多，容易导致 器件失效，载流子也会受到应力过大的影响。
[0011] 因此，如何提供一种工艺简单、可靠、低成本的全包围栅极结构的制造方法，并保 证器件性能，是本领域技术人员亟待解决的技术问题之一。
【发明内容】
[0012] 本发明的目的在于提供一种全包围栅结构的制造方法，能够简化工艺，降低成本， 同时能够降低悬空沟道的缺陷。
[0013] 为解决上述问题，本发明提出一种全包围栅结构的制造方法，包括以下步骤：
[0014] 提供形成有鳍体的半导体衬底，所述鳍体中形成沟道区，在所述半导体衬底表面 形成与鳍体顶部齐平的层间介质层；
[0015] 第一次回刻蚀所述层间介质层，以暴露出一定高度的沟道区鳍体；
[0016] 形成包围暴露出的沟道区鳍体的顶部和侧壁表面的三包围保护层，所述三包围保 护层仅覆盖在鳍体周围部分层间介质层表面上，且刻蚀比与沟道区鳍体和层间介质层均不 同；
[0017] 第二次回刻蚀所述层间介质层，以再次暴露出一定高度的沟道区鳍体；
[0018] 对所述再次暴露出的沟道区鳍体进行刻蚀，使三包围保护层包围的沟道区鳍体完 全悬空或者部分悬空，以获得悬空沟道；
[0019] 形成全包围悬空沟道暴露表面的全包围栅极结构。
[0020] 进一步的，所述层间介质层为氧化娃、氮化娃或者氮氧化娃。
[0021] 进一步的，第一次回刻蚀所述层间介质层的深度不小于5nm。
[0022] 进一步的，所述三包围保护层为锗硅层或者碳硅层，采用外延生长工艺形成。
[0023] 进一步的，所述三包围保护层的厚度不小于l〇A。
[0024] 进一步的，第二次回刻蚀所述层间介质层的深度不小于5nm。
[0025] 进一步的，采用干法刻蚀或湿法刻蚀对所述再次暴露出的沟道区鳍体进行刻蚀， 所述湿法刻蚀的刻蚀剂为有晶向选择性的刻蚀剂。
[0026] 进一步的，对所述再次暴露出的沟道区鳍体进行刻蚀，使三包围保护层包围的沟 道区鳍体完全悬空或者部分悬空之后，去除所述三包围保护层，以获得悬空沟道。
[0027] 对所述再次暴露出的沟道区鳍体进行刻蚀后，使三包围保护层包围的沟道区鳍体 底部的多个区域悬空，以获得多个悬空沟道。
[0028] 进一步的，提供形成有鳍体的半导体衬底的步骤包括：
[0029] 提供娃基底，刻蚀娃基底以形成立于基底表面的鑛体；
[0030] 对所述鳍体分别进行源区离子掺杂、漏区离子掺杂以及沟道区离子掺杂，以形成 源区、漏区以及沟道区。
[0031 ] 与现有技术相比，本发明提供的全包围栅极结构的制造方法，先形成与鳍体顶部 齐平的层间介质层，在第一次回刻蚀层间介质层后，形成了刻蚀比不同的三包围保护层来 对暴露出的沟道区鳍体进行三包围保护，在第二次回刻蚀层间介质层后，对再次暴露的沟 道区鳍体进行刻蚀以使得三包围保护层保护的沟道区鳍体悬空，进而获得全包围栅极结 构。在用于悬空的刻蚀过程中，三包围保护层很好地保护了待悬空的沟道区鳍体的三个表 面，避免了悬空沟道表面不必要的缺陷产生，因此本发明的技术方案工艺简单、可靠，成本 低，能够提尚器件性能。
【附图说明】
[0032] 图IA至IB是现有技术中形成全包围栅极结构方法的器件剖面结构示意图；
[0033] 图2是本发明具体实施例的全包围栅极结构的制造方法流程图；
[0034] 图3A至3F是图2所示方法中的器件剖面结构示意图。
【具体实施方式】
[0035] 为使本发明的目的、特征更明显易懂，下面结合附图对本发明的【具体实施方式】作 进一步的说明，然而，本发明可以用不同的形式实现，不应只是局限在所述的实施例。
[0036] 本发明提出一种全包围栅结构的制造方法，包括以下步骤：
[0037] S1，提供形成有鳍体的半导体衬底，所述鳍体中形成沟道区，在所述半导体衬底表 面形成与鳍体顶部齐平的层间介质层；
[0038] S2,第一次回刻蚀所述层间介质层，以暴露出一定高度的沟道区鳍体；
[0039] S3，形成包围暴露出的沟道区鳍体的顶部和侧壁表面的三包围保护层，所述三包 围保护层仅覆盖在鳍体周围部分层间介质层表面上，且刻蚀比与沟道区鳍体和层间介质层 均不同；
[0040] S4,第二次回刻蚀所述层间介质层，以再次暴露出一定高度的沟道区鳍体；
[0041 ] S5，对所述再次暴露出的沟道区鳍体进行刻蚀，使三包围保护层包围的沟道区鳍 体完全悬空或者部分悬空，以获得悬空沟道；
[0042] S6,形成全包围悬空沟道暴露表面的全包围栅极结构。
[0043] 请参考图3A，在步骤Sl中提供的半导体衬底300可以为体娃衬底、绝缘体上娃 (SOI)衬底、锗硅衬底等，请采用光刻工艺，进行光刻胶的涂布、曝光和显影，对所述半导体 衬底300顶层的硅层进行图形化，并刻蚀形成鳍体（Fin) 301结构，形状可加工成条状、带状 或矩形块状，所述鳍体的高度为IOnm~lOOOnm，宽度为5nm~50nm。进一步的，对鳍体301 的硅进行源区离子掺杂、漏区离子掺杂以及沟道区离子掺杂，以在鳍体中形成源区、漏区以 及位于源漏区之间的沟道区，此外，还可以仅仅对鳍体进行沟道区离子掺杂，形成沟道区， 此种器件的源/漏区形成在鳍体两侧的半导体衬底300中。由于待形成的全包围栅极结构 是形成在鳍体的沟道区位置，以下为了描述方便，对鳍体的沟道区称为"沟道区鳍体"。
[0044] 请继续参考3A，在步骤Sl中，先采用化学气相沉积工艺在包含鳍体的整个半导体 衬底表面上形成层