阻单元200b可以沿着图3标记的“χ”方向放置与多晶体半导体电阻单元200a和200c相邻，以便(i)多晶体半导体电阻单元200b的电阻串201c电连接到多晶体半导体电阻单元200a的电阻串201a和多晶体半导体电阻单元200c的电阻串201e，以及(ii)多晶体半导体电阻单元200b的电阻串201d电连接到多晶体半导体电阻单元200a的电阻串201b和多晶体半导体电阻单元200c的电阻串201f。作为另一个示例，多晶体半导体电阻单元200e可以沿着图3标记的“X”方向放置与多晶体半导体电阻单元200d和200f相邻，以便(i)多晶体半导体电阻单元200e的电阻串201i电连接到多晶体半导体电阻单元200d的电阻串201g和多晶体半导体电阻单元200f的电阻串201k，以及(?)多晶体半导体电阻单元200e的电阻串201j电连接到多晶体半导体电阻单元200d的电阻串201h和多晶体半导体电阻单元200f的电阻串2011。
[0025]除了通过沿着图3中的“X”方向互相相邻地放置多晶体半导体电阻单元200来形成多晶硅302，多晶体半导体电阻单元200可以沿着“y”方向互相相邻。因为沿着“y”方向互相相邻的两个多晶体半导体电阻单元200不具有在两个多晶体半导体电阻单元200的共享边界处互相连接的相应电阻串201，该多晶体半导体电阻单元200的电阻串201在某些情况下可以由金属化物连接以便连接在一起以形成多晶硅302。例如，多晶体半导体电阻单元200a可以沿着“y”方向邻近多晶体半导体电阻单元200d，并且金属化物308b可以将多晶体半导体电阻单元200a的电阻串201b连接到多晶体半导体电阻单元200d的电阻串201go
[0026]此外，多晶硅302可以由在相同单个多晶体半导体电阻单元200内的电阻串201的电连接在一起来形成。例如，在多晶体半导体电阻单元200c中，电阻串201e可以经由金属化物308a电连接到电阻串201f。作为另一个示例，在多晶体半导体电阻单元200f中，电阻串201k可以经由金属化物308a电连接到电阻串2011。
[0027]因而，通过以合适的方式排版多晶体半导体电阻单元200，并且将该多晶体半导体电阻单元200的电阻串201电连接在一起，期望规格的多晶硅电阻可以形成为具有期望的阻值、面积和/或其他物理特性。
[0028]在上述描述中，在图3中描述的方向“X”和“y”仅是为了示意之目的而随机选择的。在本发明的实施例中，多晶体半导体电阻单元200可以具有合适的朝向，并且不由如图3中描述的朝向限定。
[0029]图4表示根据本发明实施例、在其上制造有另一个多晶体半导体电阻单元400的一部分半导体基板的平面图。多晶体半导体电阻单元400可以包括多个多晶体半导体电阻臂402，其中每个电阻臂402垂直于一个或多个哑元扩散层406形成，以便电阻臂402形成在哑元扩散层406和STI场氧化物404的交替区域上。一个多晶体半导体电阻单元400的电阻臂402可以连接到在另一个多晶体半导体电阻单元400的一个或多个电阻臂402上，以便形成具有期望阻值、面积和/或其他物理特性的多晶硅电阻。
[0030]上述公开的系统和方法可以允许在半导体基板上制造较大的(例如10到100M欧姆)多晶硅电阻，以满足对哑元扩散层的目的要求，而不折损包括多晶硅电阻的集成电路的物理面积。
[0031 ] 本发明包括对本领域的技术人员可以理解的本文的示例实施例的所有改变、替代、变形、替换、和修改。相似地，适当时，附属权利要求包括对本领域的技术人员可以理解的本文的示例实施例的所有改变、替代、变形、替换、和修改。并且，在附属权利要求中对装置或系统或者装置或系统的部件的参考适应于、布置于、能够、构造为、使能为、操作为、或者实施于执行包括该装置、系统或部件的具体功能，不管它或该具体功能是被致动、启动或解锁，只要该装置、系统或部件是这样被调适、布置、使能、构造、操作或实施。
[0032]本文所述的所有示例和条件语言意在教导目的以帮助读者理解发明人推动本领域所做贡献的本发明和概念，并且应该解释为不是对该具体所述示例和条件的限制。虽然本发明的实施例已经被详细描述，但是应该理解在不脱离本发明的精神和范围情况下可以对其作出各种改变、替代和替换。
【主权项】
1.一种制造用于集成电路的多晶体半导体电阻的方法，包括: 在半导体基板上形成至少一个浅槽隔离场氧化物区域； 在半导体基板上形成邻近该至少一个浅槽隔离场氧化物区域的至少一个哑元扩散层区域；以及 形成包括用多晶体半导体材料形成的至少一个电阻臂的多晶体半导体电阻，其中该至少一个电阻臂形成在该至少一个浅槽隔离场氧化物区域和该至少一个哑元扩散层区域每个上。2.如权利要求1所述的方法，其中该至少一个电阻臂形成为垂直于该至少一个哑元扩散层区域。3.如权利要求1所述的方法，还包括形成邻近多晶体半导体电阻的第二多晶体半导体电阻，该第二多晶体半导体电阻包括用多晶体半导体材料形成的至少一个第二电阻臂，其中该至少一个第二电阻臂形成在该至少一个浅槽隔离场氧化物区域和该至少一个哑元扩散层区域每个上。4.如权利要求3所述的方法，其中: 该多晶体半导体电阻的至少一个电阻臂形成在邻近哑元扩散层的第一区域的浅槽隔离场氧化物的第一区域上，第二多晶体半导体电阻的至少一个第二电阻臂形成在哑元扩散层的第一区域上；以及 该第二多晶体半导体电阻的至少一个其他第二电阻臂形成在邻近哑元扩散层的第二区域的浅槽隔离场氧化物的第二区域上，多晶体半导体电阻的至少一个其他电阻臂形成在哑元扩散层的第二区域上。5.如权利要求3所述的方法，其中该多晶体半导体电阻和第二多晶体半导体电阻连接在一起以形成包括该多晶体半导体电阻和第二多晶体半导体电阻的单个多晶体半导体电阻。6.一种集成电路，包括: 形成在半导体基板上的至少一个浅槽隔离场氧化物区域； 邻近该至少一个浅槽隔离场氧化物区域在所述半导体基板上形成的至少一个哑元扩散层区域；以及 多晶体半导体电阻，其包括利用多晶体半导体材料形成的至少一个电阻臂，其中该至少一个电阻臂形成在该至少一个浅槽隔离场氧化物区域和该至少一个哑元扩散层区域每个上。7.如权利要求5所述的集成电路，其中该至少一个电阻臂形成为垂直于该至少一个哑元扩散层区域。8.如权利要求5所述的集成电路，还包括形成邻近多晶体半导体电阻的第二多晶体半导体电阻，该第二多晶体半导体电阻包括利用多晶体半导体材料形成的至少一个第二电阻臂，其中该至少一个第二电阻臂形成在该至少一个浅槽隔离场氧化物区域和该至少一个哑元扩散层区域每个上。9.如权利要求8所述的集成电路，其中 该多晶体半导体电阻的至少一个电阻臂形成在邻近哑元扩散层的第一区域的浅槽隔离场氧化物的第一区域上，第二多晶体半导体电阻的至少一个第二电阻臂形成在哑元扩散层的第一区域上；以及 该第二多晶体半导体电阻的至少一个其他第二电阻臂形成在邻近哑元扩散层的第二区域的浅槽隔离场氧化物的第二区域上，多晶体半导体电阻的至少一个其他电阻臂形成在哑元扩散层的第二区域上。10.如权利要求8所述的集成电路，其中该多晶体半导体电阻和第二多晶体半导体电阻连接在一起以形成包括该多晶体半导体电阻和第二多晶体半导体电阻的单个多晶体半导体电阻。11.一种多晶体电阻，包括: 利用多晶体半导体材料形成的至少一个电阻臂； 该至少一个电阻臂形成在形成于半导体基板上的至少一个浅槽隔离场氧化物上；以及 至少一个电阻臂形成在邻近所述至少一个浅槽隔离场氧化物区域形成于所述半导体基板上的至少一个哑元扩散层区域上。12.如权利要求11所述的多晶体电阻，其中该至少一个电阻臂形成为垂直于该至少一个哑元扩散层区域。13.如权利要求11所述的多晶体电阻，还包括邻近该至少一个电阻臂利用多晶体半导体材料形成的至少一个第二电阻臂，其中该至少一个第二电阻臂形成在该至少一个浅槽隔离场氧化物区域和该至少一个哑元扩散层区域每个上。14.如权利要求13所述的多晶体电阻，其中 至少一个电阻臂形成在邻近哑元扩散层的第一区域的浅槽隔离场氧化物的第一区域上，至少一个第二电阻臂形成在哑元扩散层的第一区域上；以及 至少一个其他第二电阻臂形成在邻近哑元扩散层的第二区域的浅槽隔离场氧化物的第二区域上，至少一个第二电阻臂形成在哑元扩散层的第二区域上。
【专利摘要】根据本发明的实施例，集成电路可以包括至少一个浅槽隔离场氧化物区域、至少一个哑元扩散层区域、以及多晶体半导体电阻。该至少一个浅槽隔离场氧化物区域可以形成在半导体基板上。该至少一个哑元扩散层区域邻近该至少一个浅槽隔离场氧化物区域形成在半导体基板上。该多晶体半导体电阻可以包括利用多晶体半导体材料形成的至少一个电阻臂的多晶体半导体电阻，其中该至少一个电阻臂形成在该至少一个浅槽隔离场氧化物区域和该至少一个哑元扩散层区域每个上。
【IPC分类】H01L21/82
【公开号】CN105023878
【申请号】CN201410548958
【发明人】史中海, 文斯·蒂姆斯, 田洪
【申请人】美国思睿逻辑有限公司
【公开日】2015年11月4日
【申请日】2014年10月16日
【公告号】US20150303246