一种化学机械平坦化的工艺方法
【技术领域】
[0001]本发明涉及半导体制造领域，特别涉及一种化学机械平坦化的工艺方法。
【背景技术】
[0002]目前，后栅工艺目前广泛应用于先进的集成电路工艺制造中，其通常是先形成伪栅和源漏区，而后去除伪栅并在栅沟槽中重新填充高k金属栅堆叠的替代栅极。由于栅极形成在源漏极之后，此工艺中栅极不需要承受很高的退火温度，对栅层材料选择更广泛并且更能体现材料本征的特性。
[0003]现有技术中多采用化学气相沉积(CVD)、物理气相沉积(PVD)等常规方法制备Al、Mo等金属作为替代栅极的金属填充层，然而其台阶覆盖性较差，后续的化学机械平坦化(CMP)工艺难以实现对小尺寸器件的超薄金属层的控制，制备的金属层的质量无法满足40nm以下的工艺要求。
[0004]原子层沉积(ALD)工艺是基于化学吸收的表面限制反应，能够提供固有的单层沉积，在高深宽比缝隙中具有100%的台阶覆盖率。目前，在后栅工艺中通常采用ALD工艺进行金属钨(W)的填充来形成替代栅极的顶层金属，以提供具有良好台阶覆盖率和缝隙填充能力的高质量金属层，满足40nm以下尺寸的器件的要求。
[0005]然而，在目前的工艺条件下，对ALD形成的W的材料移除速率要远远大于CVD形成的W的材料,这样，将会对金属栅顶部造成较大的金属损失(Dishing/Loss),影响器件性能，甚至造成电路的失效和良率的降低。通过一系列的测试发现，二者移除速率的不同主要是由于形成的金属晶体结构的不同造成的，有效控制ALD形成的W材料的移除速率是ALD形成金属W工艺中的关键问题之一。
【发明内容】
[0006]本发明的目的旨在至少解决上述技术缺陷，提供一种化学机械平坦化的工艺方法，降低金属钨移除速率，提高器件的性能。
[0007]本发明提供了一种化学机械化的方法，包括步骤:
[0008]采用原子层沉积的方法填充金属钨；
[0009]进行第一去除工艺和第二去除工艺，以实现金属钨的化学机械平坦化，其中，第二去除工艺中的压力和转速分别小于第一去除工艺中的压力和转速。
[0010]可选的，第二去除工艺中抛光液双氧水的浓度小于第一去除工艺中抛光液双氧水的浓度。
[0011]可选的，第二去除工艺中抛光液与去离子水的体积比小于第一去除工艺中抛光液与去离子水的体积比。
[0012]可选的，第一去除工艺中的压力范围为60-120hpa。
[0013]可选的，第一去除工艺中的转速范围为30-80rmp/min。
[0014]可选的，第一去除工艺中抛光液双氧水的浓度范围为2_5wt%。
[0015]可选的，第一去除工艺中抛光液与去离子水的体积比为I。
[0016]本发明实施例提供的化学机械平坦化的工艺方法，采用两步去除工艺进行金属钨的化学机械平坦化，后一步去除工艺中压力和转速都有所减小，这样，在第二去除工艺中减小研磨过程中的机械作用，从而，可以降低金属栅顶部的金属损失，提高器件的性能和良率。
[0017]更进一步地，在第二去除工艺中，降低抛光液双氧水的浓度或抛光液与去离子水的体积比，这样，在第二去除工艺中减小研磨过程中的化学作用，更进一步地，可以降低金属栅顶部的金属损失，提高器件的性能和良率。
【附图说明】
[0018]本发明上述的和/或附加的方面和优点从下面结合附图对实施例的描述中将变得明显和容易理解，其中:
[0019]图1示出了根据本发明实施例的化学机械平坦化的工艺方法的流程图；
[0020]图2-8示出了根据本发明实施例的工艺形成半导体器件的各个制造过程的截面示意图。
【具体实施方式】
[0021]下面详细描述本发明的实施例，所述实施例的示例在附图中示出，其中自始至终相同或类似的标号表示相同或类似的元件或具有相同或类似功能的元件。下面通过参考附图描述的实施例是示例性的，仅用于解释本发明，而不能解释为对本发明的限制。
[0022]在本发明中，解决ALD金属钨的平坦化工艺中，去除速率过大造成其他层较大损失的问题。为此，如图1所示，本发明提出如下技术方案:
[0023]采用原子层沉积的方法填充金属钨；
[0024]进行第一去除工艺和第二去除工艺，以实现金属钨的化学机械平坦化，其中，第二去除工艺中的压力和转速分别小于第一去除工艺中的压力和转速。
[0025]在本发明中，采用两步去除工艺进行金属钨的化学机械平坦化，后一步去除工艺中压力和转速都有所减小，这样，在第二去除工艺中减小研磨过程中的机械作用，从而，可以降低金属栅顶部的金属损失，提高器件的性能和良率。
[0026]为了更好的理解本发明，以下将结合具体的实施例进行详细的描述，该实施例中，对后栅中形成金属钨的金属栅进行平坦化。
[0027]首先，形成伪栅结构，如图2所示。
[0028]具体地，首先，提供衬底1，参考图2所示。
[0029]衬底I可以是体硅、绝缘层上硅(SOI)等常用的半导体硅基衬底，或者体Ge、绝缘体上Ge (GeOI )，也可以是SiGe、GaAs、GaN、InSb、InAs等化合物半导体衬底，衬底的选择依据其上要制作的具体半导体器件的电学性能需要而设定。在本发明中，实施例所举的半导体器件例如为场效应晶体管(M0SFET)，因此从与其他工艺兼容以及成本控制的角度考虑，优选体硅或SOI作为衬底I的材料。此外，衬底I可以具有掺杂以形成阱区(未示出)，例如PMOS器件中η衬底中的P-阱区。在本实施例中，衬底I为体硅衬底。
[0030]而后，在衬底I上淀积衬垫层2，参考图2所示。
[0031]所述衬垫层2可以为氮化物、氧化物或氮氧化物，例如氮化硅、氧化硅和氮氧化硅等，可以通过LPCVD、PECVD, HDPCVD, RTO等常规工艺沉积形成衬垫层2，衬垫层2用于稍后刻蚀的停止层，以保护衬底I，其厚度依照刻蚀工艺需要而设定。在本实施例中，衬垫层2为氧化硅。
[0032]而后，在衬垫层2上淀积伪栅极3，参考图2所示。
[0033]通过LPCVD、PECVD、HDPCVD、MBE、ALD、蒸发、溅射等常规工艺沉积形成伪栅极3，其材质包括多晶硅、非晶硅、微晶硅、非晶碳、非晶锗等及其组合，用在后栅工艺中以便控制栅极形状。在本实施例中，伪栅极3为多晶硅。
[0034]接着，刻蚀图案化衬垫层2和伪栅极3，从而形成伪栅结构，如图2所示。
[0035]而后，进一步形成伪栅结构以外的半导体器件的其他结构，参考图2-3所示。
[0036]具体地，首先，进行第一次源漏离子注入，以伪栅结构为掩膜，在伪栅极结构两侧的衬底I中形成轻掺杂、浅Pn结的源漏扩展区4L，也即LDD结构，如图2所示。
[0037]随后，在整个器件表面沉积绝缘隔离材料并刻蚀，仅在伪栅极结构周围的衬底I上形成栅极侧墙5。栅极侧墙5的材质包括氮化