形成自对准帽的方法和设备的制造方法
【专利说明】形成自对准帽的方法和设备
[0001]本申请为分案申请，其原申请是于2014年4月30日(国际申请日为2011年11月4日)向中国专利局提交的专利申请，申请号为201180074611.5，发明名称为“形成自对准帽的方法和设备”。
技术领域
[0002]本发明的实施例涉及电子器件制造的领域，并且具体地，涉及互连结构。
【背景技术】
[0003]当电子器件的特征尺寸缩小时，互连部的可靠性对集成电路性能至关重要。普遍地，电迀移涉及由归因于导电电子和扩散的金属原子之间的动量传递的导体中的离子的运动引起的材料的传输。该效应在其中使用了高的电流密度的应用中尤其重要，例如，在设计逻辑器件的微电子结构中。典型地，金属帽技术用于阻止电迀移。
[0004]图1A是具有金属电迀移帽的典型的互连结构的截面图。如图1A中国示出的，形成于介电衬底101上的例如线103和104的金属互连线最初隔开线间距105。使用无电电镀能够在衬底的平坦表面之上的相应的互连线上生长例如帽111-113的电迀移帽。普遍地，互连线上的电迀移帽的生长是各向同性的。电迀移帽能够纵向和横向地生长在衬底之上的互连金属线上。金属电迀移帽的横向生长可以生成例如在衬底101上伸出互连线的宽度的垂悬109的垂悬结构(overhang structure)。如图1A中示出的，金属帽的横向生长将线-至-线的间距从间距105降低至间距107。
[0005]典型地，垂悬109的尺寸大约为帽厚度的50%。例如，如果两个相邻的金属帽具有大约10纳米(“nm”)的厚度，那么其垂悬的总的尺寸能够是大约2X5nm。同样，能够将线-至-线的间距降低例如一半(从大约20 (nm)降低至1nm)。
[0006]图1B是具有的金属电迀移帽的典型的互连结构的俯视图，所述金属电迀移帽无电生长于具有诸如互连线123之类的互连线的衬底121的平坦表面上方。如图1B中示出的，衬底之上的金属帽的横向生长增大了线边缘粗糙度(“LER”)并且降低线-至-线的间距。如图1B中示出的，例如线-至-线的间距125的线-至-线的间距不受控制地发生改变。增大的LER和降低的线-至-线的间距都负面地影响互连结构的可靠性，增大可能导致整个集成电路器件的失效的电流短路的风险。
【附图说明】
[0007]通过示例的方式例示了本发明，且本发明不限于附图中的图，其中相似的附图标记指示相似的元件，其中:
[0008]图1A是具有金属电迀移帽的典型的互连结构的截面图；
[0009]图1B是具有金属电迀移帽的典型的互连结构的俯视图；
[0010]图2A示出了根据本发明的一个实施例的制造互连结构的衬底的截面图；
[0011 ] 图2B是根据本发明的一个实施例的在衬底上方形成介电层之后的、与图2A类似的视图；
[0012]图2C是根据本发明的一个实施例的在介电层上方沉积光刻胶层以在介电层中形成一个或多个开口部之后的、与图2B类似的视图；
[0013]图2D是根据本发明的一个实施例的在介电层中形成一个或多个开口部之后的、与图2C类似的视图；
[0014]图2E是根据本发明的一个实施例的在介电层上方沉积导电层之后的、与图2D类似的视图；
[0015]图2F是根据本发明的一个实施例的在将导电层和基底层的部分从在开口部外部的介电层的顶表面去除以形成图案化的导电线之后的、与图2E类似的视图；
[0016]图2G是根据本发明的一个实施例的在使衬底上方的介电层中的导电线凹进之后的、与图2F类似的视图；
[0017]图2H是根据本发明的一个实施例的在将帽层选择性地沉积在沟道中的相应的凹进的导电线上以阻止电迀移的、与图2G类似的视图；
[0018]图3A是根据本发明的一个实施例的在使衬底上方的介电层中的导电线凹进之后的互连结构的三维视图300 ；
[0019]图3B是根据本发明的一个实施例的在将帽层沉积至由凹进的导电线形成的相应的沟道中之后的、与图3A类似的视图310 ；
[0020]图4是根据本发明的一个实施例的具有帽层的互连结构400的俯视图，所述帽层选择性地沉积在由衬底上方的介电层中的凹进的导电线形成的沟道内。
图5示出了数据处理系统500的示范性的实施例的框图。
【具体实施方式】
[0021]在下面的描述中，阐述了诸如特定的材料、元件的尺寸等之类的大量的特定细节，从而提供对本发明的实施例中的一个或多个实施例的透彻理解。然而，对于本领域技术人员将明显的是，本发明的一个或多个实施例可以在没有具体细节的情况下实施。在其它实例中，未详细地描述半导体制造工艺、技术、材料、装备等以避免对此描述的不必要的模糊。利用所包括的描述，本领域技术人员将能够实施适合的功能性而无需过度的实验。
[0022]当附图中描述和示出了本发明的某些示范性的实施例时，应当理解的是，该实施例仅仅是示例性的而不限制本发明，并且此发明不限于示出并描述的特定的构造和布置，因为本领域技术人员可以进行变型。
[0023]整个说明书中涉及的“一个实施例”、“另一个实施例”、或“实施例”意指结合实施例所描述的特定的特征、结构、或特性包括于本发明的至少一个实施例中。从而，整个说明书中多处出现的术语“在一个实施例中”或“关于实施例”不必指同一实施例。此外，特定的特征、结构、或特性可以以任何适合的方式结合在一个或多个实施例中。
[0024]另外，创造性的方面存在于少于单个所公开的实施例的所有的特征的特征中。从而，详细的描述之后的权利要求在此明确地并入此详细的描述中，其中每一个权利要求自身可作为此发明的单独的实施例。当已经根据几个实施例描述了本发明时，本领域技术人员将认识到本发明不限于描述的实施例，但是能够在所附权利要求的精神和范围内实施修改和变动。描述从而被认为是示例性的而不是限制性的。
[0025]在此，描述了在自对准金属帽的沉积中控制线边缘粗糙度(“LER”)和线-至-线的间距的方法和设备。至少使一根导电线凹进以在衬底上的介电层中形成沟道。将阻止电迀移的帽层沉积于沟道中的凹进的导电线上。沟道自对准于导电线。沟道配置为使帽层含有在导电线的宽度内。即，使互连线凹进以使帽生长含有在自对准于互连线的沟道内。通过使用包括了提供独立于晶体取向的刻蚀的均匀性的抑制剂(inhibitor)的化学物质(chemistry)将导电线刻蚀至预定的深度能够形成沟道，如以下更详细地描述的。于此描述的方法和设备能够用于控制与选择性地沉积的例如钴帽的电迀移帽相关联的LER的增加。即，通过使无电镀帽含有在自对准于互连线的凹进内能够阻止典型地与选择性地沉积于金属互连线上的电迀移帽相关联的LER的增加和线-至-线的间距的降低。消除LER的增加和阻止线-至-线的间距的降低能够减小失效的风险和增加具有降低的(例如，纳米级)尺寸的电子器件的制造良品率。电子器件例如能够是计算机系统架构器件，所述计算机系统架构器件例如是晶体管、存储器、逻辑器件、以及任何其它集成电路和微电子器件。
[0026]图2A示出了根据本发明的一个实施例的制造互连结构的衬底的截面图200。在一个实施例中，衬底201包括单晶硅。在一个实施例中，衬底201包括绝缘硅(“SOI”)。对于替代的实施例，衬底可以包含例如磷化铟、砷化镓、氮化镓、硅锗、以及氮化硅的化合物半导体。在另一个实施例中，衬底201可以包含例如玻璃和石英。衬底201可以包括具有例如晶体管、开关、光电器件、电容器、电阻器、互连部(未示出)的有源和无源器件的集成电路的一个或多个金属化层。衬底201的集成电路的一个或多个金属化层可以通过例如夹层电介质的介电材料(未示出)与相邻的金属化层分离。可以通过过孔(未示出)来对电性互连相邻的金属化层。
[0027]图2B是根据本发明的一个实施例的在衬底201上方形成介电层203之后的、与图2A类似的视图。在一个实施例中，介电层203是夹层电介质(“ILD”)。在一个实施例中，介电层203是例如二氧化硅、氧化硅、以及掺碳氧化物(“CD0”)、或其任何组合的低k电介质。在一个实施例中，介电层203包含氮化物、氧化物、聚合物、磷硅玻璃、氟硅(“S1F”)玻璃、有机硅酸盐玻璃(“S1CH”)、或其任何组合。在一个实施例中，介电层203包含旋涂低k介电材料。在一个实施例中，介电层203是二氧化硅。在另一个实施例中，介电层203是氮化硅。可以使用任何适合的沉积技术来沉积介电层203。在一个实施例中，可以使用例如化学气相沉积(“CVD”)、溅射、旋涂的均厚沉积技术或另一种薄膜沉积技术来沉积介电层203。在一个实施例中，将介电层203沉积至大概50nm至2 μ m的范围的厚度。
[0028]图2C是根据本发明的一个实施例的在介电层203上沉积光刻胶层204以在介电层203中形成一个或多