半导体装置的制造方法
【专利说明】半导体装置
[0001]相关申请的引用
[0002]本申请以日本专利申请2014-52735号(申请日:2014年3月14日)为基础申请，并享受其优先权。本申请通过参照该基础申请而包括基础申请的全部内容。
技术领域
[0003]本发明的实施方式涉及半导体装置。
【背景技术】
[0004]具有高绝缘破坏强度的氮化物半导体被期待应用于功率电子用半导体装置或高频功率半导体装置等。而且，为了实现更高的耐压或更高的集成度而提出了纵型的器件。
[0005]在ρ型氮化物半导体中，在使用了离子注入法的杂质掺杂中，难以提高杂质的活化率。因此，对于将P型氮化物半导体作为沟道层的开关元件，难以进行阈值调整，存在开关特性不稳定的问题。另外，在使用离子注入法制造的开关元件中，pn耦合的电容成为寄生电容，存在开关特性变差的问题。
【发明内容】
[0006]本发明提供一种能够提高开关特性的半导体装置。
[0007]本发明的半导体装置具备:n型氮化物半导体层；绝缘层，选择性地设置在所述氮化物半导体层上；n型的第一氮化物半导体区域，设置在所述氮化物半导体层上及所述绝缘层上；n型的第二氮化物半导体区域，设置在所述绝缘层上；p型的第三氮化物半导体区域，设置在所述第一氮化物半导体区域和所述第二氮化物半导体区域之间；栅极绝缘膜，设置在所述第三氮化物半导体区域上；栅电极，设置在所述栅极绝缘膜上；第一电极，与所述第二氮化物半导体区域电连接；以及第二电极，设置在所述氮化物半导体层的与所述绝缘层相反的一侧，与所述氮化物半导体层电连接。
【附图说明】
[0008]图1是表示第一实施方式的半导体装置的示意截面图。
[0009]图2是表示在第一实施方式的半导体装置的制造方法中制造中途的半导体装置的示意截面图。
[0010]图3是表示在第一实施方式的半导体装置的制造方法中制造中途的半导体装置的示意截面图。
[0011]图4是表示在第一实施方式的半导体装置的制造方法中制造中途的半导体装置的示意截面图。
[0012]图5是表示在第一实施方式的半导体装置的制造方法中制造中途的半导体装置的示意截面图。
[0013]图6是表示在第一实施方式的半导体装置的制造方法中制造中途的半导体装置的示意截面图。
[0014]图7是表示在第一实施方式的半导体装置的制造方法中制造中途的半导体装置的示意截面图。
[0015]图8是表示第一实施方式的变形例的半导体装置的示意截面图。
[0016]图9是表示第二实施方式的半导体装置的示意截面图。
[0017]图10是表示在第二实施方式的半导体装置的制造方法中制造中途的半导体装置的示意截面图。
[0018]图11是表示在第二实施方式的半导体装置的制造方法中制造中途的半导体装置的示意截面图。
[0019]图12是表示在第二实施方式的半导体装置的制造方法中制造中途的半导体装置的示意截面图。
[0020]图13是表示第三实施方式的半导体装置的示意截面图。
【具体实施方式】
[0021]下面参照【附图说明】本发明的实施方式。另外，在以下的说明中，对同一部件等附加同一符号，对已说明过一次的部件等适当省略说明。
[0022]在本说明书中，“氮化物半导体”例如是GaN系半导体。GaN系半导体是GaN(氮化镓)、A1N(氮化铝)、InN(氮化铟)、以及具备它们的中间组成的半导体的总称。
[0023]另外，在以下的说明中，n+、n、n_以及p+、p、p_的标记表示各个导电型中的杂质浓度的相对高低。即，n+与η相比，η型杂质浓度相对较高；η_与η相比，η型杂质浓度相对较低。另外，P+与P相比，P型杂质浓度相对较高；Ρ_与P相比，P型杂质浓度相对较低。另夕卜，有时将η+型、η_型简称为η型，将ρ+型、ρ_型简称为ρ型。
[0024](第一实施方式)
[0025]本实施方式的半导体装置具备:η型的氮化物半导体层；绝缘层，选择性地设置在氮化物半导体层上；η型的第一氮化物半导体区域，设置在氮化物半导体层上以及绝缘层上；η型的第二氮化物半导体区域，设置在绝缘层上；ρ型的第三氮化物半导体区域，设置在第一氮化物半导体区域和第二氮化物半导体区域之间；栅极绝缘膜，设置在第三氮化物半导体区域上；栅电极，设置在栅极绝缘膜上；第一电极，与第二氮化物半导体区域电连接；以及第二电极，设置在氮化物半导体层的与绝缘层相反侧，与氮化物半导体层电连接。
[0026]图1是表示本实施方式的半导体装置的示意截面图。本实施方式的半导体装置，MISFET(Metal Insulator Semiconductor Field Effect Transistor:金属绝缘体半导体场效应晶体管)100是将电子作为载流子的η沟道型晶体管。另外，MISFET100是使载流子在半导体基板的表面侧的源电极与背面侧的漏电极之间移动的纵型晶体管。
[0027]该MISFET100具备η型的GaN基板(氮化物半导体基板)12、η_型的GaN层(氮化物半导体层)14、绝缘层16、η_型的第一 GaN区域(第一氮化物半导体区域)18、η型的第二GaN区域(第二氮化物半导体区域)20、ρ型的第三GaN区域(第三氮化物半导体区域)22、栅极绝缘膜26、栅电极28、源电极(第一电极)30、以及漏电极(第二电极)32。
[0028]GaN基板12作为MISFET100的漏极区域发挥作用。GaN基板12例如包含Si (硅)作为η型杂质。GaN基板12例如是{0001}基板。
[0029]GaN基板12的η型杂质浓度例如为I X 118CnT3以上且I X 102°cnT3以下。GaN基板12的厚度例如为50nm以上且300nm以下。
[0030]在GaN基板12上具备rT型的GaN层14。
[0031]GaN层14作为MISFET100的漂移层发挥作用。在GaN层14中，作为η型杂质例如含有Si (硅)。GaN层14的η型杂质浓度例如为5 X 115CnT3以上且5 X 1017cm_3以下。GaN层14的η型杂质浓度比GaN基板12的η型杂质浓度低。GaN层14的膜厚例如为5 μ m以上且20 μ m以下。
[0032]在GaN层14上设置有绝缘层16。绝缘层16被选择性地设置在GaN层14上。绝缘层16例如是硅氧化膜。绝缘层16的膜厚例如为50nm以上且500nm以下。
[0033]在GaN层14上及绝缘层16上设置有η—型的第一 GaN区域18。第一 GaN区域18在绝缘层16的开口部与GaN层14接触。
[0034]第一 GaN区域18作为MISFET100的漂移层发挥作用。第一 GaN区域18的η型杂质浓度例如为5X 115CnT3以上且5X 117CnT3以下。
[0035]从降低MISFET100的导通电阻的观点出发，优选将第一 GaN区域18的η型杂质浓度设为比GaN层14的η型杂质浓度高。
[0036]另外，从降低MISFET100的导通电阻的观点出发，优选第一 GaN区域18的膜厚比GaN层14的膜厚薄。第一 GaN区域18的膜厚例如为50nm以上且500nm以下。
[0037]在绝缘层16上设置有rT型的第二 GaN区域20。在第二 GaN区域20与GaN层14之间夹持绝缘层16，由此，第二 GaN区域20与GaN层14分离而没有物理接触。
[0038]第二 GaN区域20作为MISFET100的源极区域发挥作用。第二 GaN区域20包括绝缘膜16上的低杂质浓度区域20a和低杂质浓度区域20a上的高杂质浓度区域20b。第二GaN区域20成为低杂质浓度区域20a和高杂质浓度区域20b的层积结构。在第二 GaN区域20中，作为η型杂质例如含有Si (硅)。
[0039]低杂质浓度区域20a的η型杂质浓度例如与第一 GaN区域18的η型杂质浓度相同。低杂质浓度区域20a的η型杂质浓度例如为5X 115Cm-3以上且5X 117Cm-3以下。
[0040]高杂质浓度区域20b为了降低源电极30的接触电阻而发挥作用。高杂质浓度区域20b的η型杂质浓度比第一 GaN区域18的η型杂质浓度高。高杂质浓度区域20b的η型杂质浓度例如为I X 118CnT3以上且I X 122CnT3以下。
[0041]在第一 GaN区域18和第二 GaN区域20之间的绝缘层16上，与绝缘层16接触地设置有P型的第三GaN区域22。第三GaN区域22作为MISFET100的通道区域发挥作用。第三GaN区域22是单结晶的外延生长层。
[0042]根据第三GaN区域22的ρ型杂质浓度来控制MISFET100的阈值。第三GaN区域22的ρ型杂质浓度例如为I X 117CnT3以上且I X 119CnT3以下。第三GaN区域22的ρ型载流子浓度例如为I X 116CnT3以上且I X 118CnT3以下。
[0043]在第三GaN区域22上及第一 GaN区域18上设置有栅极绝缘膜26。栅极绝缘膜26例如是硅氧化膜。栅极绝缘膜28的膜厚例如为50nm以上且200nm以下。
[0044]在栅极绝缘膜26上设置有栅电极28。栅电极28例如是掺杂有B (硼)的ρ型多晶硅或掺杂有P (磷)的η型多晶硅。在栅电极28上，除了多晶硅以外，还能够采用金属硅化物、金属等。
[0045]在栅电极28上例如设置有未图示的层间绝缘膜。层间绝缘膜例如是硅氧化膜。
[0046]而且，在第二 GaN层20上设置有电导通的源电极30。源电极30设置在高杂质浓度区域20b上。
[0047]优选源电极30和高杂质浓度区域20b之间为欧姆接触。源电极30例如具备Ti(钛)/Α1(铝)/Ti(钛)的层积结构。
[0048]另外，在η型的GaN基板12的GaN层14的相反侧设置有与η型的GaN层14电连接的漏电极32。漏电极32例如具备Ti(钛)/Α1(铝)/Ti(钛)的层积结构。
[0049]另外，在第三GaN区域22上设置有电连接的未图示的韦尔电极(第三电极)。韦尔电极例如被施加与源电极30共用的电位。
[0050]接着,说明本实施方式的半导体装置的制造方法。
[0051]图2?图7是表示在本实施方式的半导体装置的制造方法中制造中途的半导体装置的示意截面图。
[0052]首先，准备η型的GaN基板12，该GaN基板12中作为η型杂质含有例如I X 1018cm_3以上且I X 120cm-3以下的Si (硅)。
[0053]接着,在η型的GaN基板12上通过外延生长法形成η型的GaN层14,该GaN层14的膜厚例如为5 μ m以上且20 μ m以下，作为η型杂质含有例如5 X 1015cm_3以上且5 X 1016cm_3以下的 Si。外延生长例如通过 MOCVD(Metal Organic Chemical Vapor Deposit1n:金属有机化合物化学气相淀积)法进行。
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