半导体装置的制造方法
【专利说明】半导体装置
[0001]本申请享受以日本专利申请2014-49955(申请日:2014年3月13日)作为基础申请的优先权。本申请通过参照该基础申请而包含该基础申请的全部内容。
技术领域
[0002]实施方式一般涉及半导体装置。
【背景技术】
[0003]在将以MOSFFT为代表的开关元件用于反相电路等的电子电路的情况下，当进行开关元件的动作时，伴随着反馈电容的充电，开关元件的栅极电极的电位上升，存在开关元件误动作的情况。
[0004]为了抑制该误动作，存在当开关元件断开时朝栅极电极供给比阈值电位低的电位的方法，当开关元件断开时以低阻抗使栅极电极与源极电极之间短路的方法，在栅极电极与源极电极之间连接外置的电容器的方法等。
[0005]但是，在这些方法中，需要另行设置专用的电子电路，存在成本上升的情况。或者，存在因与栅极电极连接的栅极配线的电压下降而无法充分抑制栅极电极的电位上升、从而难以防止误动作这样的问题。
【发明内容】
[0006]本发明提供一种抑制成本上升并且抑制误动作的产生的可靠性高的半导体装置。
[0007]实施方式的半导体装置具备:第一电极；第二电极；第一导电型的第一半导体区域，设置于上述第一电极与上述第二电极之间；第二导电型的第二半导体区域，设置于上述第一半导体区域与上述第二电极之间；第一导电型的第三半导体区域，设置于上述第二半导体区域与上述第二电极之间，该第三半导体区域的杂质浓度高于上述第一半导体区域的杂质浓度；第三电极，经由第一绝缘膜与上述第三半导体区域、上述第二半导体区域以及上述第一半导体区域接连；以及电容元件部，具有:与上述第二电极电连接的第四电极；与上述第三电极电连接的第五电极；以及设置于上述第四电极与上述第五电极之间的第二绝缘膜。
【附图说明】
[0008]图1是示出第一实施方式所涉及的半导体装置的示意剖视图。
[0009]图2是示出第一实施方式所涉及的半导体装置的示意俯视图。
[0010]图3是示出组装有MOSFFT的电子电路的一例的电路图。
[0011]图4A以及图4B是示出组装有MOSFFT的电子电路的一例的电路图。
[0012]图5是示出组装有第一实施方式所涉及的半导体装置的电子电路的一例的电路图。
[0013]图6是示出第二实施方式所涉及的半导体装置的示意剖视图。
[0014]图7是放大第二实施方式所涉及的半导体装置的一部分的示意剖视图。
【具体实施方式】
[0015]以下，参照附图对实施方式进行说明。在以下的说明中，对相同的部件标注相同的标记，对说明过一次的部件适当省略其说明。另外，能够组合以下所示的各实施方式。
[0016](第一实施方式)
[0017]图1是示出第一实施方式所涉及的半导体装置的示意剖视图。
[0018]图2是示出第一实施方式所涉及的半导体装置的示意俯视图。
[0019]此处，在图1中示出半导体装置的局部剖面，在图2中示出芯片状态的半导体装置I的平面。
[0020]图1中示出的半导体装置I是在栅极、源极间内置有电容元件的上下电极构造的MOSFFT (Metal Oxide Semiconductor Field Effect Transistor:金氧半场效晶体管)。
[0021]半导体装置I具备沿Z方向排列的漏极电极10(第一电极)、以及源极电极11 (第二电极)。在漏极电极10与源极电极11之间设置有η型的漂移区域20(第一半导体区域)。在漏极电极10与漂移区域20之间设置有η+型的漏极区域21。
[0022]在漂移区域20与源极电极11之间设置有P型的基极区域30 (第二半导体区域)。在基极区域30与源极电极11之间设置有η+型的源极区域40 (第三半导体区域)。源极区域40的杂质浓度高于漂移区域20的杂质浓度。在基极区域30与源极电极11之间设置有P+型的接触区域35。接触区域35的杂质浓度高于基极区域30的杂质浓度。
[0023]在源极区域40、基极区域30以及漂移区域20上经由栅极绝缘膜51 (第一绝缘膜)接连有栅极电极50 (第三电极)。栅极电极50位于源极电极11的下侧。
[0024]在未配置源极电极11的漂移区域20的上侧设置有电容元件部60。电容元件部60具有电极61 (第四电极)、电极62 (第五电极)、以及设置于电极61与电极62之间的绝缘膜63 (第二绝缘膜)。电极61与源极电极11电连接。电极62与栅极电极50电连接。电极61和电极62的上下的方向也可以相反。
[0025]另外，在漂移区域20的上侧设置有与源极电极11并排并与栅极电极50电连接的电极极板(栅极极板)52。例如，在电极极板52之下存在与栅极电极50电连接的电极62。电容兀件部60设置于电极极板52的下方。并且，在将电极61设置于电极62的上侧的情况下，电极62和电极极板52经由未图示的配线电连接。
[0026]并且，利用P型的基极区域30和η型的漂移区域20形成内置二极管(回流二极管)。并且，作为回流二极管，可以利用SBD (Schottky Barrier d1de),也可以是外置二极管。
[0027]作为电容元件部60的一部分的电极61以及电极62朝与从漏极电极10朝向源极电极11的Z方向(第一方向)交叉的X方向(第二方向)、以及与Z方向以及X方向交叉的Y方向(第三方向)扩展(参照图2)。
[0028]图示的电容元件部60的平面构造是一例，通过适当调整其平面面积，能够以高的边缘宽度适当调整电容元件部60的容量。另外,通过将电容元件部60配置于电极极板52的下侧，抑制芯片面积的增大。
[0029]并且，也可以将n+型以及η型称作第一导电型，将P+型以及P型称作第二导电型。此处，意味着按照n+型、η型的顺序以及按照P+型、P型的顺序杂质浓度变低。
[0030]另外，上述的“杂质浓度”是有助于半导体材料的导电性的杂质元素的有效浓度。例如，当在半导体材料中含有成为施主的杂质元素和成为受主的杂质元素的情况下，将活性化了的杂质元素中的、除了施主与受主的抵消量以外的浓度设定为杂质浓度。
[0031]另外，漂移区域20、漏极区域21、基极区域30、源极区域40以及接触区域35的各自的主成分例如是碳化硅(SiC)、硅(Si)等。电极61例如包含多晶硅。电极62例如包含多晶娃。
[0032]当半导体装置I的半导体材料将碳化硅(SiC)作为主成分时，作为第一导电型的杂质元素，例如应用氮(N)、磷⑵等。作为第二导电型的杂质元素，例如应用铝(Al)、硼(B)等。
[0033]当半导体装置I的半导体材料将硅(Si)作为主成分时，作为第一导电型的杂质元素，例如应用磷⑵、砷(As)等。作为第二导电型的杂质元素，例如应用硼⑶等。
[0034]栅极电极50包含被导入了杂质元素的多晶硅、金属等。另外，在实施方式中，绝缘膜例如是包含硅氧化物(S1x)、硅氮化物(SiNx)等的绝缘膜。但是，绝缘膜63也可以包含high — k 材料。
[0035]在对半导体装置I的效果进行说明之前，对组装有作为开关元件的MOSFFT的电子电路的动作进行说明。
[0036]图3是示出组装有MOSFFT的电子电路的一例的电路图。
[0037]在图3中示出高侧MOSFFT和低侧MOSFFT串联连接的反相电路的一例。在图中，将MOSFFT的栅极用“G”表示，将源极用“S”表示，将漏极用“D”表示。
[0038]首先，设为自低侧MOSFFT处于断开状态且高侧MOSFFT处于接通状态起切换成断开状态。在此之后紧接着在高侧的回流二极管(FWD)中暂时流动回流电流。此时，成为在高侧MOSFFT的源极电极⑶与漏极电极⑶之间施加超过高侧的回流二极管FWD的接合势垒的Vf的状态。
[0039]其次，将低侧MOSFFT切换成接通状态。于是，高侧的源极电压降低至低侧MOSFFT接通时的接通电压(VJ。此时，高侧的源极、漏极间的电压上升至电压d —VJ，与此相伴，引起反馈电容(Ceil)的充电，对于栅极电极流动充电电流(Ig)。此处，由于在栅极配线(GL)中存在电阻Rcex，所以因电压下降而高侧MOSFFT的栅极电极(G)的电位上升。当该电位超过栅极电极(G)的阈值电位(Vth)时，高侧MOSFFT成为接通状态，即进行误动作。
[0040]为了避免该误动作，存在如下所示的方案。
[0041]图4A以及图4B是示出组装有MOSFFT的电子电路的一例的电路图。
[0042]此处，Rein表示MOSFFT的内部电阻，Rb表示内部电阻和栅极配线(GL)之间的电阻。另外，Rd,表示栅极驱动电路内的电阻。另外，电流ie是从MOSFFT侧朝栅极驱动电路侧流动的电流。
[0043]首先，在图4A、B的双方的电子电路中设置有能够控制成当MOSFFT断开时栅极电极(G)成为负电位的栅极驱动电路。栅极驱动电路控制成当MOSFFT断开时对栅极电极(G)施加负电压，Vgs不超过阈值电位(Vth)。
[0044]但是，因对栅极电极施加负电压而导致与仅施加正电压的驱动相比栅极驱动电路的成本上升。
[0045]另外，为了进一步抑制栅极电极(G)的电位上升，例如，如图4A所示，存在如下方法:安装米勒钳位配线，该米勒钳位配线为，当高侧MOSFFT断开时，以低阻抗使