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【专利说明】半导体器件
[0001]相关申请的交叉引用
[0002]包括说明书、附图和摘要的于2014年2月27日提交的日本专利申请N0.2014-036944的公开内容以引用方式并入本文中。
技术领域
[0003]本发明涉及半导体器件。更特别地，本发明涉及在栅和源之间具有分离绝缘膜的横向扩散MOS (金属氧化物半导体)晶体管的结构。
【背景技术】
[0004]对于高级逻辑MOS晶体管中的元件隔离，经常使用STI (浅沟槽隔离)结构取代LOCOS (硅本地氧化)结构以减小隔离区。在将形成高击穿电压LDMOS (横向扩散M0S)晶体管的情况下，已知STI结构用于内部栅-源隔离，以确保击穿电压。
[0005]专利文献I (日本未审专利申请公开N0.2010-258226)阐明，在N沟道型LDMOS晶体管中，STI结构的边缘交错，以防止因电场集中在STI结构的源侧边缘而造成导通电阻波动。
[0006]专利文献2(美国专利N0.8357986)阐述，在LDMOS晶体管中，栅电极被部分嵌入半导体衬底主面上方形成的沟槽中。在这种情况下，栅电极没有形成在远离沟槽的漏区侧，以减小栅电极和漏区之间的电容。另外，出于减小电容的目的，η型漂移区没有形成在远离沟槽的源区侧。组成沟槽的侧壁和底部的隔离沟槽中的栅电极与衬底的绝缘膜经由与LDMOS晶体管的栅绝缘膜大致一样厚，因为接触绝缘膜的衬底的内部用作沟道区。
[0007]非专利文献I阐明，在P沟道型LDMOS晶体管的衬底中，电场在电子将注入栅氧化物膜中的方向上取向，使得当电场集中在STI结构的边缘上方时，电子被加速并且注入栅氧化物膜中。还阐明，因电子注入造成的损害使STI结构的上边缘处的栅氧化物膜受损。
[0008](非专利文献 1:Yu_Hui Huang 等人的 Investigat1n of Multistage LinearReg1n Drain Current Degradat1n and Gate-Oxide Breakdown Under Hot-CarrierStress in B⑶HV PMOS(对在B⑶HV PMOS中在热载流子应力下多级线性区漏电流减小和栅氧化物击穿的研宄)，IRPS’ 11会议记录，第444-448页)
[0009]非专利文献2阐明，除了栅氧化物膜的上述击穿之外，由于电场不平衡，导致击穿电压降低。
[0010](非专利文献 2:H.Fujii 等人的 HC1-1nduced off-state 1-V curve shiftingand subsequent destruct1n in an ST1-based LD-PMOS transistor (在基于 STI 的LD-PMOS晶体管中HCI诱导截止状态1-V曲线漂移和后续破坏)，ISPSD’ 13的会议记录，第379 - 382 页)
【发明内容】
[0011]横向扩散LDMOS晶体管的一个问题在于，在热载流子应力下，导通电阻波动，因为电场集中在STI结构的源侧边缘，从而产生导致界面态的高电场，或者因为因碰撞电离产生的电子被注入STI结构的边缘中。
[0012]另一个问题在于，在P沟道型LDMOS晶体管的衬底中，电场在电子将注入栅氧化物膜的方向上取向，使得电子在STI结构的边缘处被加速并且被注入栅氧化物膜中，从而产生导致击穿电压下降的不平衡电场。非专利文献I所阐述的另一个问题在于，因电子注入造成的损害使STI结构的上边缘处的栅氧化物膜受损。
[0013]然而，日本未审专利申请公开N0.2010-258226描述了一种在STI结构的底边缘形成的交错体以抑制电场集中，该结构可允许衬底中的电场整体减小，但不会防止击穿电压降低。也就是说，虽然在STI结构的底边缘往往会出现衬底中的电场集中，但日本未审专利申请公开N0.2010-258226的结构形成电场集中在边缘的多个拐角并且还致使电场集中在更靠近栅氧化物膜形成的交错体附近。这样促使电子进一步注入栅氧化物膜。
[0014]在阅读了下面的描述和附图后，本发明的其它目的和优点将变得清楚。
[0015]在本申请公开的实施例中，如下地简要说明一个代表性实施例。
[0016]根据本发明，提供了一种半导体器件，在该半导体器件中，沟槽形成在LDMOS晶体管分离绝缘膜的上表面上方，使得栅电极部分嵌入沟槽中。
[0017]根据本申请公开的一个实施例，半导体器件的可靠性提高。特别地，热载流子应力下的导通电阻波动被抑制。还可以防止在热载流子应力下诸如击穿电压下降和栅氧化物膜击穿的严重现象。
【附图说明】
[0018]图1是示出根据本发明的第一实施例的半导体器件的平面图；
[0019]图2是沿图2中的A-A线截取的剖视图；
[0020]图3是说明如何制造第一实施例的半导体器件的剖视图；
[0021]图4是继图3之后的并且说明如何制造半导体器件的剖视图；
[0022]图5是继图4之后的并且说明如何制造半导体器件的剖视图；
[0023]图6是继图5之后的并且说明如何制造半导体器件的剖视图；
[0024]图7是继图6之后的并且说明如何制造半导体器件的剖视图；
[0025]图8是继图7之后的并且说明如何制造半导体器件的剖视图；
[0026]图9是示出第一实施例的LDMOS晶体管中栅电流如何随着沟槽宽度变化的曲线图表不;
[0027]图10是示出图2中的一部分的放大剖视图；
[0028]图11是示出沿着分离绝缘膜的源侧边缘的半导体衬底侧上的电场的曲线图表示;
[0029]图12是示出沿着分离绝缘膜的源侧边缘的半导体衬底侧上的碰撞电离产生速率的曲线图表不；
[0030]图13是示出分离绝缘膜底部的半导体衬底侧上的电场的曲线图表示；
[0031]图14是示出分离绝缘膜底部的半导体衬底侧上的碰撞电离产生速率的曲线图表示;
[0032]图15是截止击穿电压和导通击穿电压相对于沟槽宽度的变化的曲线图表示；
[0033]图16是示出导通电阻相对于沟槽宽度的变化的曲线图表示；
[0034]图17是示出栅电流相对于分离绝缘膜的源侧边缘和沟槽之间的距离的变化的曲线图表不;
[0035]图18是示出截止击穿电压和导通击穿电压相对于分离绝缘膜的源侧边缘和沟槽之间的距离的变化的曲线图表示；
[0036]图19是示出栅电流相对于栅电极覆盖量的变化的曲线图表示；
[0037]图20是示出一方面栅电极覆盖量与距离之比和另一方面导通击穿电压和截止击穿电压之间的关系的曲线图表示；
[0038]图21是示出一方面栅电极覆盖量与距离之比和另一方面导通电阻之间的关系的曲线图表不;
[0039]图22是示出栅电流相对于沟槽深度的变化的曲线图表示；
[0040]图23是示出截止击穿电压和导通击穿电压相对于沟槽深度的关系的曲线图表示;
[0041]图24是示出分离绝缘膜底部的半导体衬底侧电场的曲线图表示；
[0042]图25是示出分离绝缘膜底部的半导体衬底侧碰撞电离产生速率的曲线图表示；
[0043]图26是示出作为本发明的第二实施例的半导体器件的平面图；
[0044]图27是示出作为第二实施例的半导体器件的变形的平面图；
[0045]图28是沿图26中的D-D线截取的剖视图；
[0046]图29是就其内的LDMOS晶体管的栅电流而言比较第一实施例与第二实施例的曲线图表示；
[0047]图30是就其内的LDMOS晶体管的导通击穿电压和截止击穿电压而言比较第一实施例与第二实施例的曲线图表示；
[0048]图31是就其内的LDMOS晶体管的导通电阻而言比较第一实施例与第二实施例的曲线图表不;
[0049]图32是示出作为本发明的第三实施例的半导体器件的剖视图；
[0050]图33是示出作为本发明的第四实施例的半导体器件的剖视图；
[0051]图34是就其内的LDMOS晶体管的阱电流而言比较第四实施例与第一比较例的曲线图表示；
[0052]图35是就其内的LDMOS晶体管的截止击穿电压和导通击穿电压而言比较第四实施例与第一比较例的曲线图表示；
[0053]图36是就其内的LDMOS晶体管的导通电阻而言比较第四实施例与第一比较例的曲线图表示；
[0054]图37是示出作为第一比较例的半导体器件的N沟道型LDMOS晶体管的剖视图；
[0055]图38是示出作为第一比较例的另一个半导体器件的P沟道型LDMOS晶体管的剖视图；
[0056]图39是示出作为第二比较例的半导体器件的N沟道型LDMOS晶体管的剖视图；
[0057]图40是示出作为第二比较例的另一个半导体器件的P沟道型LDMOS晶体管的剖视图；
[0058]图41是示出一方面第一比较例和第二比较例的半导体器件经受应力期间所过去的时间和另一方面它们的截止击穿电压之间的关系的曲线图表示；
[0059]图42是示出一方面第一比较例和第二比较例的半导体器件经受应力期间所过去的时间和另一方面它们的栅电流之间的关系的曲线图表示；
[0060]图43是示出一方面第一比较例和第二比较例的半导体器件经受应力期间所过去的时间和另一方面它们的导通电阻之间的关系的曲线图表示；
[0061]图44是示出作为第一比较例的半导体器件的栅电流相对于其内栅电极的覆盖量的变化的曲线图表示；以及
[0062]图45是示出作为第一比较例的半导体器件的截止击穿电压和导通击穿电压相对于其内栅电极的覆盖量的变化的曲线图表示。
【具体实施方式】
[0063]以下，将参照附图详细说明本发明的优选实施例。贯穿说明实施例的附图，相同的参考符号表示相同或功能上等同的组件，如果冗余，则将不再重复对其的说明。在随后的描述中，原则上将不再重复对实施例的相同或对应组件的说明，除非特别需要。
[0064]在下面为了说明实施例而使用的附图中，为了便于观看，可将甚至平面图中的一些部分加阴影。
[0065](第一实施例)
[0066]下面参照图1和图2说明作为本发明的第一实施例的半导体器件的结构。图1是示出作为根据本发明的第一实施例的LDMOS半导体的结构的平面图。图2是沿图1中的A-A线截取的剖视图。图1和图2中示出的LDMOS晶体管PDl是P沟道型MOS FET(场效应晶体管)。
[0067]图1示出:半导体衬底SB ;分离绝缘膜SI