碳化硅半导体器件的利记博彩app
【技术领域】
[0001]本发明涉及一种碳化硅半导体器件，且更特别地涉及一种具有终端区的碳化硅半导体器件。
【背景技术】
[0002]近年来，为了实现诸如MOSFET(金属氧化物半导体场效应晶体管)的半导体器件的高击穿电压和低损耗、在高温环境下进行使用等，已经采用碳化硅作为用于半导体器件的材料。碳化硅是一种具有大于已被常规地广泛用作用于半导体器件的材料的硅的带隙的宽带隙半导体。因此，通过采用碳化硅作为用于半导体器件的材料，半导体器件可具有高击穿电压，降低的导通电阻等。而且，在与采用硅作为其材料的半导体器件相比时，采用碳化硅作为其材料的半导体器件具有的优点在于在高温环境下使用时，其特性很少劣化。
[0003]例如，日本专利公布N0.2003-101039(专利文献I)描述了一种高击穿电压碳化硅半导体器件，包括同心提供的多个保护环，以及提供在最内部保护环内侧并具有高于最内部保护环部分的杂质浓度的区域。而且，日本专利公布N0.2008-270412(专利文献2)公开了一种碳化硅SBD (肖特基势皇二极管)，包括提供在P型RESURF部的外周侧的多个p型保护环部。
[0004]此外，HiroyukiMatsunami 等人的 “Semiconductor SiC Technology andApplicat1ns，第二版Tikkan Kogyo Shimbun、Ltd.，2011 年 9 月 20 日，352 至 353 页(非专利文献I)描述了一种具有通过形成具有足以被耗尽的低浓度的P型层而构造为缓解电场强度的JTE (结型终端延伸)区的碳化硅SBD。上述文献描述了通过形成具有朝向外侧变低的杂质浓度的保护环部而提高击穿电压。
[0005]引证文献列表
[0006]专利文献
[0007]PTDl:日本专利公布 N0.2003-101039
[0008]PTD2:日本专利公布 N0.2008-270412
[0009]非专利文献
[0010]NPD I:Hiroyuki Matsunami 等人的 “Semiconductor SiC Technology andApplicat1ns，第二版”，Nikkan Kogyo Shimbun、Ltd.，2011 年 9 月 20 日，352 至 353 页
【发明内容】
[0011]技术问题
[0012]为了提高碳化硅半导体器件的击穿电压，需要扩展碳化硅半导体器件的终端区。但是，如果碳化硅半导体器件的终端区被简单地扩展，则碳化硅半导体器件的元件区会变窄。
[0013]有鉴于上述问题提出本发明，且本发明的一个目的是提供一种能在不使元件区变得太窄的情况下提高击穿电压的碳化硅半导体器件。
[0014]问题的解决手段
[0015]本发明的发明人已经认真地研宄了碳化硅半导体器件的终端区的结构和电场强度之间的关系。因此，本发明人已经获得了如下发现并提出本发明。本发明人在终端区的宽度保持恒定，且JTE区的宽度和保护环部的数量改变的情况下执行了电场强度的模拟。因此，已经发现当通过将JTE区的宽度除以漂移区的厚度而计算的比值大于某一值时，位于JTE区的端部的电场强度显著下降。而且，还发现当通过将JTE区的宽度除以漂移区的厚度而计算的比值大于某一值时，位于最外侧保护环部的端部的电场强度显著上升。
[0016]具体地，参考图1，计算MOSFET的元件区中的阱区的角部(位置A)处的电场强度、阱区和JTE区(第一电场缓和区)的角部之间的连接点处(位置B)的电场强度、MOSFET的终端区中的JTE区(第一电场缓和区)在外周侧的角部处(位置C)的电场强度，以及最外侧保护环部在外周侧的角部处(位置D)的电场强度，且比较这些位置处的电场强度。
[0017]由电场强度的模拟的结果已经发现，当通过将JTE的宽度除以漂移区的厚度而计算的比值不小于0.5时，阱区和JTE区之间的边界区处的电场强度显著降低。而且，还发现当通过将JTE的宽度除以漂移区的厚度而计算的比值大于1.83时，最外侧保护环部在外周侧的角部处的电场强度显著上升。即，当通过将JTE的宽度除以漂移区的厚度而计算的比值不小于0.5且不大于1.83时，可同时降低阱区和JTE区之间的边界区处以及保护环部的角部处的电场强度。
[0018]根据本发明的碳化硅半导体器件包括碳化硅衬底。碳化硅衬底由提供有半导体元件部的元件区以及在平面图中观察时围绕元件区的终端区构成。半导体元件部包括具有第一导电类型的漂移区。终端区包括接触元件区并具有不同于第一导电类型的第二导电类型的第一电场缓和区，以及从平面图中观察时布置在第一电场缓和区外侧，具有第二导电类型并与第一电场缓和区隔开的第二电场缓和区。通过第一电场缓和区的宽度除以漂移区的厚度计算的比值不小于0.5且不大于1.83。注意到在本发明中，宽度表示平行于碳化硅衬底的第一主表面的方向上的距离，且厚度表示垂直于碳化硅衬底的第一主表面的方向上的距离。
[0019]依照根据本发明的碳化硅半导体器件，通过第一电场缓和区的宽度除以漂移区的厚度计算的比值不小于0.5且不大于1.83。由此，可降低第一电场缓和区和第二电场缓和区中的电场强度。因此，可在不使碳化硅半导体器件的元件区变得过窄的情况下提高击穿电压。
[0020]优选地，在上述碳化硅半导体器件中，第二电场缓和区包括多个保护环部。由此，可进一步降低终端区中的电场强度。
[0021]优选地，在上述碳化硅半导体器件中，多个保护环部中的每一个都具有小于第一电场缓和区的宽度的宽度。由此，可进一步降低终端区中的电场强度。
[0022]优选地，在上述碳化硅半导体器件中，在从多个保护环部当中选择任意两个保护环部的情况下，在平面图中观察时布置在外周侧的保护环部具有不大于布置在内周侧的保护环部的宽度，且布置在最外周侧的保护环部具有小于布置在最内周侧的保护环部的宽度。
[0023]由此，在从碳化硅衬底的中心朝向其外周的方向上的电场廓线的改变变得适度。因此，可提高重复施加电压时的击穿电压寿命(可靠性)。
[0024]优选地，在上述碳化硅半导体器件中，多个保护环部的数量不小于6且不大于15。由此可有效降低终端区中的电场强度。
[0025]优选地，在上述碳化硅半导体器件中，多个保护环部的数量不小于12且不大于15。由此可有效降低终端区中的电场强度。
[0026]优选地，在上述碳化硅半导体器件中，碳化硅半导体器件是MOSFET、IGBT (绝缘栅双极晶体管)、肖特基势皇二极管以及P/N 二极管中的任何一种。由此，可获得在不使元件区变得过窄的情况下能提高击穿电压的MOSFET、IGBT、肖特基势皇二极管以及P/N 二极管。
[0027]发明的有益效果
[0028]根据本发明，可提供一种在不使元件区变得过窄的情况下能提高击穿电压的碳化娃半导体器件。
【附图说明】
[0029]图1是示意性示出根据本发明实施例1的MOSFET的结构的截面示意图。
[0030]图2是示意性示出根据本发明实施例1的MOSFET的结构的平面示意图。
[0031]图3是示意性示出根据本发明实施例1的MOSFET的第一变型的结构的截面示意图。
[0032]图4是示意性示出根据本发明实施例1的MOSFET的第二变型的结构的截面示意图。
[0033]图5是示意性示出根据本发明实施例1的制造MOSFET的方法的第一步骤的截面示意图。
[0034]图6是示意性示出根据本发明实施例1的制造MOSFET的方法的第二步骤的截面示意图。
[0035]图7是示意性示出根据本发明实施例1的制造MOSFET的方法的第三步骤的截面示意图。
[0036]图8是示意性示出根据本发明实施例2的IGBT的元件部的结构的截面示意图。
[0037]图9是示意性示出根据本发明实施例3的SBD结构的截面示意图。
[0038]图10是示意性示出根据本发明实施例3的制造SBD的方法的第一步骤的截面示意图。
[0039]图11是示意性示出根据本发明实施例3的制造SBD的方法的第二步骤的截面示意图。
[0040]图12是示意性示出根据本发明实施例4的MPS (混合PIN肖特基势皇二极管)的结构的截面示意图。
[0041]图13是示意性示出根据本发明实施例4的MPS的结构的平面示意图。
[0042]图14是示意性示出根据本发明实施例4的制造MPS的方法的第一步骤的截面示意图。
[0043]图15是示意性示出根据本发明实施例4的制造MPS的方法的第二步骤的截面示意图。
[0044]图16是示意性示出根据本发明实施例4的制造MPS的方法的第三步骤的截面示意图。
[0045]图17是示出在漏极电压为2.2V的情况下，电场强度和由JTE宽度除以漂移区厚度计算的比值之间关系的曲线图。
[0046]图18是示出在漏极电压为3.3V的情况下，电场强度和由JTE宽度除以漂移区厚度计算的比值之间关系的曲线图。
[0047]图19是示出在漏极电压为2.2V的情况下，电场强度和保护环部数量之间关系的曲线图。
[0048]图20是示出在漏极电压为3.3V的情况下，电场强度和保护环部数量之间关系的曲线图。
[0049]图21是示出在漏极电压为2.2V且不提供保护环部的情况下，电场强度和JTE宽度之间关系的曲线图。
[0050]图22是示出在多个保护环部中的每一个都具有相同宽度的情况下，电场强度分布的示意图。
[0051]图23是示出其中多个保护环部具有的宽度朝向外周侧变小的第一情况下的电场强度分布的示意图。
[0052]图24是示出其中多个保护环部具有的宽度朝向外周侧变小的第二情况下的电场强度分布的示意图。
[0053]图25是示出其中多个保护环部具有的宽度朝向外周侧变小的第三情况下的电场强度分布的示意图。
【具体实施方式】
[0054]以下参考【附图说明】本发明的实施例。应当注意到在下述附图中，相同或相应的部分由相同参考标记指定且不再重复说明。而且，在本说明书中的晶体学描述中，单独的晶向由[]表示，组晶向由〈> 表示，单独的晶面由O表示，且组晶面由{}表示。此外，负指数被认为是通过置于数字上的(横杠)而进行的晶体学表示，但是在本说明书中，可通过将负号置于数字前进行表示。对于角度的说明，采用全向角为360°的系统。
[0055](实施例1)
[0056]首先将说明作为根据本发明实施例1的碳化硅半导体器件的MOSFET I的构造。
[0057]参考图1，MOSFET I主要具有碳化硅衬底10、绝缘膜15、栅电极27、源电极16、以及漏电极20。
[0058]参考图1和2，MOSFET I的碳化硅衬底10由元件区IR(有源区)以及平面图观察时围绕元件区IR的终端区OR(无效区)构成。终端区OR包括第一电场缓和区2以及第二电场缓和区3。元件区IR提供有作为半导体元件部7的M0SFET。半导体元件区7包括具有η型(第一导电类型)的漂移区12。
[0059]第一电场缓和区2是JTE区，且为接触元件区IF并具有不同于η型(第一导电类型)的P型(第二导电类型)的区域。第二电场缓和区3是保护环区，且在平面图中观察时布置在第一电场缓和区外侧并具有P型。第二电场缓和区3设置为与第一电场缓和区2隔开。
[0060]第一电场缓和区2和第二电场缓和区3中的每一个中包含的杂质浓度都低于阱区中的杂质浓度。第一电场缓和区2和第二电场缓和区3中的每一个中的剂量例如为不小于1.3X 113CnT2且不大于1.4X 10 13cnT2。第一电场缓和区2的宽度Wl优选不小于约15 μπι且不大于约55 μ m，更优选不小于约31 μ m且不大于约55 μ m，且可不小于约15 μ m且不大于约39 μπι。第一电场缓和区2以及第二电场缓和区3中的每一个的厚度例如不小于约
0.5 μ m且不大于约0.8 μ m。
[0061 ] 优选地，第二电场缓和区3包括多个保护环部3a、3b、3c。第二电场缓和区3优选由不小于6且不大于15个保护环部构成，更优选由不小于9且不大于15个保护环部构成，且更优选由不小于12且不大于15个保护环部构成。注意到本实施例中的MOSFET I的击穿电压例如不小于约1.7kV且不大于约4.0kV，且例如可以不小于约2.2kV且不大于约3.8kV。
[0062]碳化硅衬底10例如由多晶型4H的六方碳化硅制成，并具有彼此相反的第一主表面