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【专利说明】半导体器件
[0001]相关申请的交叉引用
[0002]包括说明书、附图和摘要的于2014年2月5日提交的日本专利申请N0.2014-019950的公开的全部内容通过引用并入本文中。
技术领域
[0003]本发明涉及半导体器件，例如，涉及使用氮化物半导体的半导体器件。
【背景技术】
[0004]近年来，关注由其带隙比硅(Si)的带隙大的II1-V族化合物制成的半导体器件。其中，由氮化镓制成的MISFET的优点在于⑴击穿电场大，⑵电子饱和速率高，(3)导热率高，(4)可在AlGaN和GaN之间形成优异的异质结，以及(5)氮化镓是无毒且安全性高的材料。
[0005]例如，日本未经审查的专利申请公开N0.2009-9993公开了其中具有AlGaN/GaN异质结结构的HFET布置在娃pin 二极管上的半导体器件。
[0006]另外，日本未经审查的专利申请公开N0.2010-40814公开了其中pn 二极管连接在GaN-HFET的源电极和漏电极之间的半导体器件。
【发明内容】
[0007]本发明的发明人从事研宄和开发使用上述氮化物半导体的半导体器件，并且积极研宄了半导体器件特性的改进。在该过程中，已发现，使用氮化物半导体的半导体器件的特性有进一步改进的空间。
[0008]根据本说明书和附图的描述，其它问题和新颖的特征将变得清楚。
[0009]以下，将简要描述本申请中公开的实施例中的典型构造的概况。
[0010]根据本申请中公开的实施例，提供了一种具有η型层、P型层、沟道层和阻挡层的半导体器件。该半导体器件还包括:栅电极，其布置在沟道层上方；源电极和漏电极，其形成在栅电极两侧中的阻挡层上方。P型层和源电极通过到达P型层的通孔内的连接部彼此连接。另外，η型层和漏电极通过到达η型层的通孔内的连接部彼此连接。
[0011]根据本申请中公开的下面典型实施例中描述的半导体器件，可改进半导体器件的特性。
【附图说明】
[0012]图1是示意性示出根据第一实施例的半导体器件的构造的剖视图；
[0013]图2是示出根据第一实施例的元件的构造的电路图；
[0014]图3是示出根据第一实施例的半导体器件的构造的平面图；
[0015]图4是示出根据第一实施例的半导体器件的一个构造的剖视图；
[0016]图5是示出根据第一实施例的半导体器件的另一个构造的剖视图；
[0017]图6是示出根据第一实施例的半导体器件的又一个构造的剖视图；
[0018]图7是示出根据第一实施例的制造半导体器件的过程的剖视图；
[0019]图8是示出根据第一实施例的制造半导体器件的过程的剖视图，其示出图7之后的制造过程的剖视图；
[0020]图9是示出根据第一实施例的制造半导体器件的过程的剖视图；
[0021]图10是示出根据第一实施例的制造半导体器件的过程的剖视图；
[0022]图11是示出根据第一实施例的制造半导体器件的过程的平面图；
[0023]图12是示出根据第一实施例的制造半导体器件的过程的剖视图，其示出图8之后的制造过程的剖视图；
[0024]图13是示出根据第一实施例的制造半导体器件的过程的剖视图，其示出图9之后的制造过程的剖视图；
[0025]图14是示出根据第一实施例的制造半导体器件的过程的剖视图，其示出图10之后的制造过程的剖视图；
[0026]图15是示出根据第一实施例的制造半导体器件的过程的平面图；
[0027]图16是示出根据第一实施例的制造半导体器件的过程的剖视图，其示出图12之后的制造过程的剖视图；
[0028]图17是示出根据第一实施例的制造半导体器件的过程的剖视图，其示出图13之后的制造过程的剖视图；
[0029]图18是示出根据第一实施例的制造半导体器件的过程的剖视图，其示出图14之后的制造过程的剖视图；
[0030]图19是示出根据第一实施例的制造半导体器件的过程的平面图；
[0031]图20是示出根据第一实施例的制造半导体器件的过程的剖视图，其示出图16之后的制造过程的剖视图；
[0032]图21是示出根据第一实施例的制造半导体器件的过程的剖视图，其示出图17之后的制造过程的剖视图；
[0033]图22是示出根据第一实施例的制造半导体器件的过程的剖视图，其示出图18之后的制造过程的剖视图；
[0034]图23是示出根据第一实施例的制造半导体器件的过程的剖视图，其示出图20之后的制造过程的剖视图；
[0035]图24是示出根据第一实施例的制造半导体器件的过程的剖视图，其示出图21之后的制造过程的剖视图；
[0036]图25是示出根据第一实施例的制造半导体器件的过程的剖视图，其示出图22之后的制造过程的剖视图；
[0037]图26是示出根据第一实施例的制造半导体器件的过程的平面图；
[0038]图27是示出根据第一实施例的制造半导体器件的过程的剖视图，其示出图25之后的制造过程的剖视图；
[0039]图28是示出根据第一实施例的制造半导体器件的过程的剖视图，其示意性示出形成侧壁绝缘膜的过程的剖视图；
[0040]图29是示出根据第一实施例的制造半导体器件的过程的剖视图，其示意性示出形成侧壁绝缘膜的过程的剖视图；
[0041]图30是示出根据第一实施例的制造半导体器件的过程的剖视图，其示意性示出形成侧壁绝缘膜的过程的剖视图；
[0042]图31是示出根据第一实施例的制造半导体器件的过程的剖视图，其示出图23之后的制造过程的剖视图；
[0043]图32是示出根据第一实施例的制造半导体器件的过程的剖视图，其示出图24之后的制造过程的剖视图；
[0044]图33是示出根据第一实施例的制造半导体器件的过程的剖视图，其示出图27之后的制造过程的剖视图；
[0045]图34是示出根据第一实施例的制造半导体器件的过程的平面图；
[0046]图35是示意性示出根据第二实施例的半导体器件的构造的剖视图；
[0047]图36是示出根据第二实施例的半导体器件的构造的平面图；
[0048]图37是示出根据第二实施例的半导体器件的构造的剖视图；
[0049]图38是示出根据第二实施例的制造半导体器件的过程的剖视图；
[0050]图39是示出根据第二实施例的制造半导体器件的过程的剖视图；
[0051]图40是示出根据第二实施例的制造半导体器件的过程的剖视图，其示出图39之后的制造过程的剖视图；
[0052]图41是示出根据第二实施例的制造半导体器件的过程的剖视图，其示出图40之后的制造过程的剖视图；
[0053]图42是示出根据第二实施例的制造半导体器件的过程的剖视图，其示出图41之后的制造过程的剖视图；
[0054]图43是示出根据第二实施例的制造半导体器件的过程的剖视图，其示出图42之后的制造过程的剖视图；
[0055]图44是示出根据第二实施例的制造半导体器件的过程的剖视图，其示出图43之后的制造过程的剖视图；
[0056]图45是示出根据第三实施例的半导体器件的构造的剖视图；
[0057]图46是示出根据第三实施例的制造半导体器件的过程的剖视图；
[0058]图47是示出根据第三实施例的制造半导体器件的过程的剖视图，其示出图46之后的制造过程的剖视图；
[0059]图48是示出根据第三实施例的制造半导体器件的过程的剖视图，其示出图47之后的制造过程的剖视图；
[0060]图49是示出根据第三实施例的制造半导体器件的过程的剖视图，其示出图48之后的制造过程的剖视图；
[0061]图50是示出根据第三实施例的制造半导体器件的过程的剖视图，其示出图49之后的制造过程的剖视图；
[0062]图51是示出根据第三实施例的制造半导体器件的过程的剖视图，其示出图50之后的制造过程的剖视图；
[0063]图52是示出根据第三实施例的制造半导体器件的过程的剖视图；
[0064]图53是示出根据第三实施例的制造半导体器件的过程的剖视图；
[0065]图54是示意性示出根据第四实施例的半导体器件的构造的剖视图；
[0066]图55是示意性示出根据第四实施例的半导体器件的构造的剖视图；
[0067]图56是示意性示出根据第四实施例的半导体器件的构造的剖视图；
[0068]图57是示出根据第五实施例的第一示例的半导体器件的主要部分的剖视图；
[0069]图58是示出根据第五实施例的第二示例的半导体器件的主要部分的剖视图。
【具体实施方式】
[0070]下面的实施例是根据需要为了方便起见通过将实施例分成多个部分或实施例来描述的，然而，要理解，除非另外明确声明，否则这些部分或实施例彼此并非不相关，而是其中一个代表其中另一个的部分、整体是另一个的变形形式或细节、补充说明等。另外，在参考关于本发明下面实施例的元件的数字等(包括单位的数字、数值、数量、范围等)的情况下，除非另外明确声明并且除非基于理论显而易见限于指定数字，否则本发明不限于指定数字，而是数字等要么可不小于指定数字，要么不大于指定数字。
[0071]另外，除非另外明确声明并且除非基于理论显而易见被认为是必需的，否则下面实施例的构成元件(包括作为元件的阶段等)不总是必需的。类似地，当在下面的实施例中提到构成元件等的各个形状和构成元件之间的位置关系等时，除非另外明确声明并且除非基于理论显而易见被认为是，否则形状等包括与之有效地接近或类似的形状。对于以上数字(包括单位的数字、数值、数量、范围等)，同样适用。
[0072]下文中，将参照附图描述本发明的实施例。在用于描述实施例的所有附图中，相同的构件在原理上由类似的参考标号表示，从而省略了对其的详细描述。另外，如果存在多个类似构件(部分)，则在一般名称的标记中添加符号，以指示各个或特定部分。另外，在下面的描述中，除非特别需要，否则将不再重复对同样或相同部分的描述。
[0073]另外，在下面的实施例中使用的一些附图中，即使在剖视图中可也省略阴影，以容易理解附图。另外，即使在平面图中也可添加阴影，以容易理解附图。
[0074]另外，在剖视图和平面图中，相应部分的大小并不对应于真实装置的大小，为了便于理解附图，可相对大地显示特定部分。另外，当剖视图对应于平面图时，为了便于理解附图，可相对大地显示特定部分。
[0075]第一实施例
[0076]下文中，将参照附图详细描述根据这个实施例的半导体器件。
[0077](结构描述)
[0078]图1是示意性示出根据这个实施例的半导体器件的构造的剖视图。图1中示出的根据这个实施例的半导体器件(半导体元件)是由氮化物半导体制成的MIS(金属绝缘体半导体)型场效应晶体管(FET)。半导体器件可被用作高电子迀移率晶体管(HEMT)型功率晶体管。根据这个实施例的半导体器件是所谓的凹栅型半导体器件。
[0079]在根据这个实施例的半导体器件中，成核层NUC、缓冲层BU、n+层NL、n型层Dn、p型层Dp、沟道下伏层UC、沟道层(也称为“电子转移层”)CH和阻挡层BA以所述次序在衬底S上制成。成核层NUC由氮化物半导体层形成。缓冲层BU由单层或多层的氮化物半导体层形成，其中，形成深深度的杂质被掺杂到氮化物半导体中。在这个示例中，使用具有多个氮化物半导体层的超晶格结构(也称为“超晶格层”)。η+层NL由其中η型杂质被掺杂到氮化物半导体中的氮化物半导体层形成。η型层Dn由其中η型杂质被掺杂到氮化物半导体中的氮化物半导体层形成，其为η型杂质的浓度低于η+层NL的层。P型层Dp由其中P型杂质被掺杂到氮化物半导体中的氮化物半导体层形成。沟道下伏层UC是确定上层的平面图中的晶格常数的层，在平面方向上的晶格常数比沟道下伏层UC小的层经受拉伸应变，在平面方向上的晶格常数比沟道下伏层UC大的层经受压缩应变。沟道层CH由电子亲和力比沟道下伏层UC大的氮化物半导体层形成。阻挡层BA由电子亲和力比沟道层CH小的氮化物半导体层形成。绝缘膜(未示出)形成在阻挡层BA上。覆盖层可设置在绝缘膜(保护膜)和阻挡层BA之间。覆盖层由电子亲和力比阻挡层BA大的氮化物半导体层形成。
[0080]根据这个实施例的MISFET具有:栅电极GE，其通过栅绝缘膜GI形成；源电极SE和漏电极DE，其在沟道层CH上方，形成在栅电极GE两侧之间的阻挡层BA上。MISFET形成在被器件隔离区ISO分区的有源区AC中。另外，栅电极GE形成在穿透阻挡层BA的沟槽T内，通过栅绝缘膜GI到达沟道层CH的部分。在器件隔离区ISO中，其中布置有随后将描述的源极焊盘SP的区域可用器件隔离区ISOS来指示，其中布置有随后将描述的漏极焊盘DP的区域可用区ISOD来指示。
[0081]在沟道层CH和阻挡层BA之间的界面附近，在沟道层CH侧上产生二维电子气(2DEG)。另外，当向栅电极GE施加正电势(阈值电势)时，在栅绝缘膜GE和沟道层CH之间的界面附近形成沟道。
[0082]通过下面的机制形成二维电子气(2DEG)。构成沟道层CH和阻挡层BA的氮化物半导体层(在这个示例中，基于氮化镓的半导体层)的电子亲和力(带隙)互不相同，阻挡层BA由电子亲和力小于沟道层CH的氮化物半导体层形成。为此原因，在这些半导体层的接合表面上产生讲电势(well potential)。电子积聚在讲电势内，从而在沟道层CH和阻挡层BA之间的界面附近，产生二维电子气(2DEG)。特别地，在这个示例中，由于沟道层CH和阻挡层BA由镓(或铝)平面生长的氮化物半导体材料外延形成，因此由于自发极化效应和压电效应，导致在沟道层CH和阻挡层BA的界面上产生固定正极化电荷，电子积聚，以尝试中和正极化电荷。结果，更有可能形成二维电子气(2DEG)。
[0083]在沟道层CH和阻挡层BA之间的界面附近形成的二维电子气(2DEG)被其中形成栅电极GE的沟槽T划分。为此原因，在根据这个实施例的半导体器件中，在没有向栅电极GE施加正电势(阈值电势)的状态下，可保持截止状态，在向栅电极GE施加正电势(阈值电势)的状态下，可保持导通状态。以此方式，可进行常闭操作。在导通状态和截止状态下，源电极SE的电势是例如地电势。另外，在导通状态下，向漏电极DE施加比源电极SE高的电势。
[0084]另外，沟道层CH夹在电子亲和力比沟道层CH小的阻挡层BA和沟道下伏层UC之间，从而改善电子约束效应。结果，可抑制短沟道效应，可提高增益，可提高操作速度。另夕卜，如果沟道下伏层UC响应于拉伸应力受到应变，则由压电极化和自发极化造成的负电荷被引入沟道下伏层UC和沟道层CH之间的界面中。为此原因，阈值电势移向正侧。结果，可改善常闭可操作性。另外，当沟道下伏层UC的应变减小时，因为由自发极化造成的负电荷被引入沟道下伏层UC和沟道层CH之间的界面中，所以阈值电势移向正侧。结果，可改善常闭可操作性。
[0085]在这个实施例中，布置连接部(也被称为“通路”)VIAS，VIAS穿透器件隔离区ISOS并且到达器件隔离区ISOS下方的P型层Dp。另外，布置连接部(也被称为“通路”)VIAD，VIAD穿透器件隔离区ISOD并且到达器件隔离区ISOD下方的η+层NL。η型层Dn通过连接部VIAD连接到漏电极(阴极)DE，P型层Dp通过连接部VIAS连接到源电极(阳极)SE。η型层Dn和漏电极(阴极)DE通过η+层NL彼此连接。由ρ型层Dp和η型层Dn形成的pn二极管布置在源电极SE和漏电极DE之间。在图2中示出元件(MISFET)中的源电极SE、漏电极DE和二极管的关系。图2是示出根据这个实施例的元件的构造的电路图。为了防止连接部VIAD和ρ型层Dp之间电连接，在连接部VIAD的侧壁部分上布置侧壁绝缘膜SW。可通过侧壁绝缘膜SW更有效地减小漏极漏电流。
[0086]如上所述，由ρ型层Dp和η型层Dn形成的二极管布置在源电极SE和漏电