图案化的衬底上的外延膜生长的利记博彩app
【专利说明】
【背景技术】
[0001]例如，通过开发元素硅(Si)衬底上的高质量II1-V族半导体或者Si衬底上的IV族半导体，可实现了各种电子器件和光电子器件。能够实现II1-V或IV族材料的性能优点的表面层可以作为各种高性能电子器件的主体，各种高性能电子器件诸如为CMOS和量子阱(QW)晶体管，其由极高迀移率材料制造，极高迀移率材料诸如但不限于锑化铟(InSb)、砷化铟(InAs)Jf (Ge)和硅锗(SiGe)。诸如激光器、检测器和太阳能电池的光学器件也可以由各种其它直接带隙材料来制造，各种其它直接带隙材料诸如但不限于砷化镓(GaAs)和砷化铟镓(InGaAs)。这些器件可以通过将它们与Si的传统器件单片式集成来进一步增强，因为使用Si衬底具有成本减小的额外优点。
[0002]然而，II1-V和IV族材料在Si衬底上的生长提出了许多难题。在II1-V族半导体外延(EPI)层与Si半导体衬底或者IV族半导体EPI层与Si半导体衬底之间的晶格失配、极性贴非极性失配(polar-on-nonpolar mismatch)和热失配生成了晶体缺陷。当在EPI层与衬底之间的晶格失配超过几个百分点时，由失配诱导的应变就变得过大，并且由弛豫EPI膜而在EPI层中生成缺陷。一旦膜厚度大于临界厚度(即，此厚度以下的膜充分应变，此厚度以上的膜部分弛豫)，就通过在膜与衬底分界面以及在EPI膜中产生错配位错来使应变弛豫。EPI晶体缺陷的形式可以以是穿透位错、堆垛层错和孪晶。许多缺陷，尤其是穿透位错和孪晶，趋向于传播到制造半导体器件的“器件层”中。通常，缺陷生成的严重性与在II1-V族半导体与Si衬底或IV族半导体与Si衬底之间的晶格失配的量相关联。
【附图说明】
[0003]依据所附权利要求书、以下的一个和多个示例性实施例的详细说明及相应的附图，本发明的实施例的特征和优点会变得显而易见，在附图中:
[0004]图1 (a)_图1 (b)描绘了实施例中的具有变窄侧壁的沟槽。
[0005]图2(a)-图2(b)描绘了实施例中的具有EPI层和缺陷势皇的沟槽。
[0006]图3(a)-图3(b)描绘了实施例中的包括退火EPI层的沟槽。
[0007]图4(a)-图4(b)描绘了实施例中的具有超晶格和EPI层的沟槽。
[0008]图5包括实施例中的工艺。
[0009]图6包括实施例中的工艺。
[0010]图7包括实施例中的工艺。
[0011]图8包括一个实施例中的工艺。
【具体实施方式】
[0012]在以下描述中，阐述了多个特定细节，但本发明的实施例可以在没有这些特定细节的情况下得以实施。没有详细地示出了公知的电路、结构和技术，以免模糊对本说明书的理解。“实施例”、“多个实施例”等指示如此说明的实施例可以包括特定特征、结构或特性，但并非每一个实施例都必须包括该特定特征、结构或特性。一些实施例可以具有针对其它实施例所描述的特征中的一些、全部特征或者不具有这些特征。“第一”、“第二”、“第三”等描述共同的对象，并且指示提及了相似对象的不同实例。这种形容词并非暗示如此描述的对象必须在时间、空间、排序上以给定的顺序或以任何其它方式。“连接的”可以指示元件彼此直接物理或电接触，以及“耦合的”可以指示元件彼此协作或相互作用，但它们可以或者可以不直接物理或电接触。此外，尽管类似或相同的编号可以用于在不同附图中标明相同或类似的部分，但这样做并非意指包括类似或相同编号的所有附图构成单个或相同的实施例。
[0013]实施例包括将材料沉积到衬底上，其中，所述材料包括与衬底不同的晶格常数(例如，Si衬底上的II1-V或IV族EPI材料)。实施例包括在沟槽内形成的EPI层，该沟槽具有随着该沟槽向上延伸而变窄的壁。实施例包括使用多个生长温度在沟槽内形成的EPI层。当温度改变时在EPI层中形成的缺陷势皇将缺陷包含在沟槽内和在缺陷势皇下方的缺陷。在缺陷势皇上方和沟槽内的EPI层相对无缺陷。实施例包括在沟槽内退火的EPI层，以便诱导缺陷消失。实施例包括在沟槽内形成的并以相对无缺陷的EPI层覆盖的EPI超晶格(其仍包括在沟槽中)。本文还描述了其它实施例。
[0014]用于EPI形成的传统技术包括深宽比捕获(aspect rat1 trapping) (ART) o ART基于穿透位错，其以特定角度向上传播。在ART中，使得沟槽具有足够高的深宽比，以使得缺陷在沟槽的侧壁上终止，并且该终点上方的任何层都无缺陷的。具体而言，ART包括通过使得沟槽的高度(H)大于沟槽的宽度(W)以使得H/W比至少为1.50而俘获沿着浅沟槽隔离(STI)部分的侧壁的缺陷。此比率给出了对于ART将缺陷阻挡在缓冲层内的最小限度。
[0015]图1(a)-图1(b)描绘了本发明的实施例中的具有变窄侧壁的沟槽。图5包括本发明的实施例中的工艺。首先讨论图1(a)和图5，并且随后讨论图1(b)。
[0016]在实施例中，具有顶部和底部的沟槽107包括在器件100的隔离部分101、102之间(框505)。沟槽107的侧壁可以成形为随着它们从衬底103远离而变窄(框510，以下进一步描述)。这种隔离部可以包括STI部分，但其它实施例不局限于此。部分101、102包括在衬底103上，衬底103具有第一晶格常数。衬底103可以包含Si，诸如Si和/或SiGe衬底。一个实施例包括在Si衬底上的SiGe公共缓冲，但其它实施例不局限于此。沟槽107向下朝着衬底103延伸。沟槽107具有邻近沟槽的底部的下宽度110和在下宽度上方的上宽度，并且上宽度窄于下宽度。上宽度可以沿水平轴120，水平轴120位于沟槽107的最窄部分。由在宽度110与偏差113、114之间的差别来确定上宽度。偏差113是在沟槽107侧壁与轴121之间的距离，而偏差114是在沟槽107侧壁与轴122之间的距离。
[0017]下EPI层104具有第二晶格常数，该第二晶格常数与对应于衬底103 (或者如果在衬底103的下部与EPI层104之间包括诸如缓冲层的中间层，就是衬底103的顶层)的第一晶格常数失配。EPI层104形成于沟槽107中，其邻近沟槽的底部并且在位于沟槽107的最窄部分的沟槽的上宽度下方(框515)。
[0018]上EPI层包括在下EPI层104上方的沟槽107中。例如，EPI层106中的任何层可以构成这种上EPI层。此外，EPI层105中的任何层都可以构成这种上EPI层。EPI层105、106中的任何层都可以包括在器件层中，其可以部分地形成诸如晶体管的沟道之类的器件(框520)。EPI层105、106中的任何层可以具有与衬底103和/或EPI层104的晶格常数不同的晶格常数。例如，EPI层105可以具有使得在衬底晶格常数与EPI层105的晶格常数之间的差大于在衬底晶格常数与EPI层104的晶格常数之间的差的晶格常数。在一个实施例中，衬底103包括Si (例如Si和/或SiGe)，EPI层104包括II1-V或IV族材料，EPI层105包括II1-V或IV族材料，以及EPI层106包括II1-V或IV族材料。II1-V和IV族材料包括但不限于 Ge、SiGe、GaAs、AlGaAs、InGaAs, InAs 和 InSb0 组件 103、104、105、106中的每一个组件或任何组件可以是不同的材料，诸如包括诸如SixGei_x和Si yGei_y(其中，X不等于y)的不同组分的材料。在其它实施例中，材料可以完全不同，例如InP、SiGe和/或GaAs0
[0019]在实施例中，与上EPI层105和/或106相比，下EPI层104包括较多的缺陷。在实施例中，与EPI层104的在轴120上方的部分相比，下EPI层104包括较多的缺陷。例如，缺陷130在EPI层104内终止。在一个实施例中，阱沟槽107包括小于沟槽总高度的长度(图1(a)