r>[0018]本发明的沟槽式分栅功率器件的制造方法，控制栅和分栅沟槽的图形使用同一块掩模版，采用自对准工艺刻蚀分栅凹槽，可以降低器件加工的复杂度；可以减小控制栅与漏区之间的寄生电容，降低器件的动态功耗并提高开关速度；可以减少分栅凹槽所占的截面面积，降低芯片的导通电阻。本发明的沟槽式分栅功率器件的制造方法特别适用于25V-200V的半导体功率器件的制造。
【附图说明】
[0019]下面结合附图和【具体实施方式】对本发明作进一步详细说明。
[0020]图1为美国专利6，882，004 B2中提出的一种沟槽式分栅功率器件的制造工艺流程图。
[0021]图2至图6为本发明提出的一种沟槽式分栅功率器件的制造方法的一个实施例的工艺流程图。
【具体实施方式】
[0022]下面将参照附图对本发明的一个示例性实施方式作详细说明。在图中，为了方便说明，放大了层和区域的厚度，所示大小并不代表实际尺寸。尽管这些图并不是完全准确的反映出器件的实际尺寸，但是它们还是完整的反映了区域和组成结构之间的相互位置，特别是组成结构之间的上下和相邻关系。
[0023]参考图是本发明的理想化实施例的示意图，本发明所示的实施例不应该被认为仅限于图中所示区域的特定形状，而是包括所得到的形状，比如制造引起的偏差。同时在下面的描述中，所使用的术语晶片和衬底可以理解为包括正在工艺加工中的半导体晶片，可能包括在其上所制备的其它薄膜层。
[0024]本发明提出的一种沟槽式分栅功率器件的制造方法的工艺过程包括:
首先，如图2所示，在提供的第一种掺杂类型的漏区301之上形成衬底外延层300，之后在衬底外延层300之上形成硬掩膜层400，之后进行第一道光刻工艺定义出控制栅凹槽的位置，之后刻蚀硬掩膜层400和衬底外延层300，在衬底外延层300内形成控制栅凹槽401。图2 (a)为所形成结构的俯视示意图，图2 (b)为图2 (a)所示结构沿AA方向的剖面示意图。
[0025]如图2 (a)所示，控制栅凹槽401包括三个部分:芯片中心区控制栅及分栅部分、芯片边缘区控制栅接触部分和芯片边缘区分栅接触部分，其中芯片边缘区控制栅接触部分的凹槽宽度bb和芯片边缘区分栅接触部分的凹槽宽度cc大于芯片中心区控制栅及分栅部分的凹槽宽度aa，而且芯片边缘区控制栅接触部分的凹槽长度bd小于芯片边缘区分栅接触部分的凹槽长度Ce。
[0026]所述第一种掺杂类型可以为η型掺杂，也可以为P型掺杂。
[0027]接下来，如图3所示，覆盖控制栅凹槽401的表面依次形成第一层绝缘薄膜304和第一层导电薄膜并对该第一层导电薄膜和第一层绝缘薄膜304进行刻蚀，在控制栅凹槽401的两侧形成控制栅305，其中图3 Ca)为所形成的结构沿图2 Ca)中AA方向的剖面示意图，图3 (b)为所形成的结构沿图2 (a)中BB方向的剖面示意图。如图3 (b)，通过控制芯片边缘区控制栅接触部分的凹槽宽度，使得控制栅305在其金属接触处具有更大的平面积，以方便控制栅305后续的金属接触的形成。
[0028]第一层绝缘薄膜304的材质可以为氧化硅、氮化硅、氮氧化硅或者高介电常数的绝缘材质，高介电常数的绝缘材料包括但不局限于为氧化铪。控制栅305可以为金属栅，也可以为多晶娃棚。
[0029]接下来，如图4所示，覆盖所形成的结构淀积第二层绝缘薄膜并对该第二层绝缘膜进行刻蚀，形成覆盖控制栅305的绝缘薄膜侧墙402，并将控制栅凹槽401底部的衬底外延层300部分暴露出来，之后沿着绝缘薄膜侧墙402的边沿刻蚀暴露出的衬底外延层300部分，从而在控制栅凹槽401的底部形成分栅凹槽。图4为所形成的结构沿图2a中AA方向的剖面示意图。
[0030]绝缘薄膜侧墙402的材质包括但不局限于为氮化硅，且由图4可知分栅凹槽的开口宽度小于控制栅凹槽401的开口宽度。
[0031]在上述步骤中，分栅沟槽是通过以绝缘薄膜侧墙402为掩膜自对准的刻蚀衬底外延层300形成的，从而控制栅凹槽401和分栅凹槽的刻蚀仅使用了用于刻蚀控制栅凹槽401的一块掩膜版，首先可以降低器件加工的复杂度；其次可以减小控制栅与漏区之间的寄生电容，降低器件的动态功耗并提高开关速度；再次可以减少分栅凹槽所占的截面面积，降低芯片的导通电阻。
[0032]接下来，如图5所示，刻蚀掉绝缘薄膜侧墙402和硬掩膜层400，之后覆盖所形成结构的表面形成第三层绝缘薄膜306，然后继续淀积第二层导电薄膜并回刻，在分栅凹槽内形成器件的分栅307。之后进行第二种掺杂类型的离子注入，在衬底外延层300内形成沟道区302，沟道区302的底部应位于控制栅凹槽401的底部。之后进行第二道光刻工艺定义源区的位置，然后进行第一种掺杂类型的离子注入，在衬底外延层300内形成源区303。图5为所形成的结构沿图2a中AA方向的剖面示意图。
[0033]本发明所述第二种掺杂类型与第一种掺杂类型为相反的掺杂类型，即若第一种掺杂类型为η型掺杂，则第二种掺杂类型为P型掺杂；或者，若第一种掺杂类型为P型掺杂，则第二种掺杂类型为η型掺杂。
[0034]分栅307的材质包括但不局限于为掺杂的多晶硅。
[0035]接下来，如图6所示，覆盖所形成的结构淀积第四层绝缘薄膜308，之后进行第三道光刻工艺形成接触孔的图形，然后刻蚀形成接触孔。之后进行第二种掺杂类型的离子注入形成沟道区接触区309并淀积金属层310形成金属接触。之后进行第四道光刻工艺，并对金属层310进行刻蚀以形成源电极、控制栅电极和分栅电极。之后进行钝化层的淀积、图形转移和刻蚀。该步工艺为业界所熟知的工艺，在此不再进行详细描述。
[0036]图6 (a)为所形成的结构沿图2 (a)中AA方向的剖面示意图，图6 (b)为所形成的结构沿图2 (a)中BB方向的剖面示意图，图6 (c)为所形成的结构沿图2 (a)中CC方向的剖面示意图，通过设置不同的控制栅沟槽401的开口宽度尺寸，可以方便的将源区303、控制栅305、分栅307进行金属接触。
[0037]由本发明的一种沟槽式功率器件的制造方法得到的沟槽式分栅功率器件包括终端区和元胞区。本发明的沟槽式分栅功率器件的终端区可以采用现有技术的功率器件的终端区的通用结构，在本实施例中不再进行详细描述。
[0038]本发明的沟槽式分栅功率器件的元胞区为多个分栅功率晶体管的阵列结构，由图
2-图6所示的本发明的一种沟槽式分栅功率器件的制造方法的工艺流程图可知:
本发明的沟槽式分栅功率器件的元胞区的分栅功率晶体管包括在半导体衬底的底部设有第一种掺杂类型的漏区301，该漏区301上部设有第一种掺杂类型的衬底外延层300，在衬底外延层300内设有凹陷在衬底外延层300内的分栅凹槽和控制栅凹槽，并且分栅凹槽位于控制栅凹槽下部且所述分栅凹槽的开口宽度小于所述控制栅凹槽的开口宽度。
[0039]在控制栅凹槽的两侧分别设有栅介质层304和控制栅305，覆盖控制栅305和分栅凹槽的表面设有绝缘介质层306，覆盖绝缘介质层306设有分栅307，分栅307填满分栅凹槽并且在控制栅凹槽内将控制栅305隔离。