1102(见图13)，从而允许在阳极触点(金属)1402与【作用层1404之间的界面处形成肖特基势皇。在实施例中，通过两步式快速热退火(在650°C及820°C处的RTP)来稳定所述肖特基势皇，此导致在接触界面处形成硅化物相位(例如，TiSi2)。顶部多晶硅化物层1406及深P+阱1408电连接到阳极(A)端子且在阴极(C)端子的所施加闭塞偏压下诱发电场分布的收缩。通过将栅极堆叠放置于N-区域的顶部处及将深P+阱放置于N-区域的底部处(此类似于JFET沟道的动作)而形成的此收缩效应在闭塞条件下屏蔽所述肖特基接触界面免受任何高电场。所述屏蔽效应在闭塞电压的整个范围(例如，约12伏特到约20伏特，但本发明并不限于任何特定电压或电压范围)中保持二极管1400中的泄漏电流为低的。二极管中的泄漏电流的值将随肖特基触点处的N—作用区域1404的掺杂特性而变，如所属领域的技术人员将知晓。(例如，参见第5，365，102号美国专利，其揭示内容的整个内容以引用的方式并入本文中。)肖特基触点的屏蔽实现半导体在肖特基界面处的较高掺杂(如下文结合图14B所论述)，且改进二极管的电性能。
[0088]深P+阱1408及多晶硅化物结构1406与阳极触点1402的连接可以与图12B中针对说明性BJT装置1250所展示的连接1252 —致的方式形成。具体来说，优选地通过中断沿着指状布局的阳极触点1402而将深P+层1408与多晶硅化物结构1406之间的连接形成为小点。在此实施例中，将所述连接形成为钛(Ti)/氮化钛(TiN)层的横向延伸部(在图14A中未明确展示，但以类似于图12B中所展示的连接1252的方式暗示)，且使其与多晶硅化物结构1406重叠。这些触点优选地沿着多晶硅化物条带以所规定间隔放置(例如，在MOSFET的情形中，所述多晶硅化物区域将是图案化为条带的栅极)，且所述多晶硅化物层用于形成操作以在闭塞条件下屏蔽所述肖特基触点免受任何高电场的低电阻率屏蔽结构，如先前所提及。
[0089]图14C图解说明描绘根据替代实施例的示范性肖特基二极管1400A的至少一部分的横截面图。肖特基二极管1400A与肖特基二极管1400相同，但包含屏蔽结构1414，所述屏蔽结构充当肖特基二极管1400A的栅极屏蔽及场板两者。深P+阱1408及多晶硅化物栅极结构1406与阳极触点1402的连接可以与图13B或13C中针对说明性PN 二极管装置1300A所展示的连接一致的方式形成，或可如过程所指定而实现外部连接。在实施例中，屏蔽结构1414还可并入到图14B中所展示的肖特基二极管结构中。
[0090]由于通过顶部多晶硅化物电极的阴极(早先漏极)侧上的装置结构来维持闭塞电压，且通过深P+阱1408的上部右拐角(即，尖端)处的PN结来箝位雪崩击穿，因此保存MOSFET结构的初始高电压能力及耐雪崩性。深阱1408优选地是接近于Si/隐埋式氧化物界面的具有最大掺杂浓度的植入阱。在优选实施例中，最大掺杂浓度是在约5el6CnT3与5el7Cm_3之间的范围内，且掺杂分布曲线经配置以朝向表面向下倾斜。然而，应了解，本发明并不限于深阱1408的特定掺杂浓度或分布曲线。在此实施例中，PN结是由在朝向阴极端子的方向上的深P+阱1408、N _作用层1404、N区域1410及N+区域1412形成。
[0091]图14B是描绘根据本发明的另一实施例的示范性肖特基二极管1450的至少一部分的横截面图。肖特基二极管1450与图14A中所描绘的肖特基二极管1400本质上相同，但以类似于N区域1410的方式在【作用层1404中接近N_作用层的上部表面形成额外N区域1452。与图14A中所展示的肖特基二极管1400相比，肖特基二极管1450的优势是:可通过增加接近所述肖特基触点的N_作用层1404的掺杂浓度来降低图14A中所描绘的肖特基二极管1400的前向电压降。在优选实施例中，此是通过将多晶硅化物区域的阴极侧处的N植入区域1410延伸到阳极(A)触点1402下方的区域(在图14B中展示为N区域1452)而实现。
[0092]如上文中连同图10到14C中所描绘的示范性结构一起所描述，根据本发明的一或多个实施例的重要益处是包含深阱，所述深阱经配置以箝位所述击穿电压远离硅/氧化物界面。此布置有利地使得所述结构能够在不经历可靠性问题的情况下吸收雪崩能量。根据本发明的其它实施例的额外结构并入有类似配置的漏极区域，因此继承了在(举例来说)图9A及9B中所展示的上一代MOSFET设计的耐雪崩性。
[0093]图15是描绘根据本发明的另一实施例的示范性肖特基二极管1500的至少一部分的横截面图。肖特基二极管1500被形成为图14A中所描绘的说明性肖特基二极管1400的修改。具体来说，以与图9中所展示的MOSFET 900的修改一致的方式，优选地沿着形成于二极管1500的作用层的上部表面上的多晶硅化物电极1504下方的N—台面区域(S卩，作用层)1404中的电流流动路径将栅极沟槽1502形成于装置中。栅极沟槽结构1502额外地改进对肖特基触点进行屏蔽以免受施加到阴极(C)端子的闭塞电压影响的屏蔽效应。在肖特基二极管1500中，栅极电极从阳极(A)端子解耦合且可用于进一步修改栅极沟槽1502之间的传导路径。所述阳极端子沿第三维度连接到深P+阱1408，此并未明确地展示但已暗示。肖特基二极管1500可在本文中称为切换式肖特基二极管且表示根据本发明的实施例的新类型的功率装置。
[0094]图15A是更详细地描绘图15的切换式肖特基二极管装置的沟槽结构的横截面图。电流在传导条件下在栅极沟槽1502之间从阳极(源极)触点流动到阴极(漏极)区域。如果沟槽宽度小于沟槽1502之间的N—平台区域(即，作用区域1404)的宽度，那么增加每作用单元的有效栅极宽度。栅极宽度的增加对应于MOSFET的互导的增加，且分别对应于晶体管的接通电阻的减小。如图15及15A中所展示，在SO1-肖特基二极管结构中实施栅极沟槽以通过组合N-层1404的垂直损耗及横向损耗来进一步增强屏蔽效应。可将栅极区域作为第三端子来接达以通过将对应偏压施加到此电极来接通及关断横向损耗效应。如上文结合其它实施例来论述，阳极端子可沿第三维度连接到深P+阱1408。横向隔离区域1514(其可包括氧化物或其它电介质材料)形成于二极管结构1500中以电隔离所述二极管与裸片上的其它电路组件。
[0095]图15B图解说明切换式肖特基二极管1500A的替代实施例。切换式肖特基二极管1500A与图1中所描绘的肖特基二极管1500本质上相同，但以类似于N区域1510的方式在N_作用层1404中接近N _作用层的上部表面形成额外N植入区域1552。即，在肖特基触点的附近将作用层掺杂到较高N掺杂浓度，同时将栅极沟槽1502之间的作用层的掺杂保持于原始较低N—水平处。与图15中所展示的切换式肖特基二极管1500相比，切换式肖特基二极管1500A的优势是:可通过增加接近所述肖特基触点的N_作用层1404的掺杂浓度来减小图15中所描绘的肖特基二极管1500的前向电压降(Vf)，且屏蔽效应保持不受影响。在优选实施例中，此是通过将多晶硅化物区域的阴极侧处的N植入区域1510延伸到阳极(A)触点下方的区域(在图15B中展示为N区域1552)而实现。尽管在例如第7，745846号美国专利中所揭示的习知装置中，前向特性可通过施加到栅极电极的栅极到阳极偏压来修改，但如图15C中所图解说明，来自图15B的二极管结构展现在接通及关断栅极偏压时传导电流的四个数量级的改变。此切换式肖特基二极管可由于图15A所图解说明的栅极沟槽结构横截面而被称为开关。虽然并未展示，但如结合其它实施例所论述的栅极屏蔽结构还可并入到此设计中以改进所述装置的击穿/可靠性性能。
[0096]图16及17分别是描绘根据本发明的实施例在蛇形布局中的示范性电阻器结构1600的至少一部分的俯视图及横截面图。电阻器路径1602由栅极沟槽1606之间的N—区域1604界定，所述N—区域在蛇形形的两端处连接到N+接触区域1608及1610。所述N+接触区域中的一者(例如，1608)包含到深P+阱1603(在图16中并未明确地展示，但在图17中展示为阱1702)的沟槽触点1612。P+阱1603隔离N_电阻器路径1602与底部，如在图17的横截面图中所展示。如图17中所展示，隐埋式P+深阱1702操作以电隔离通过沟槽之间的N-区域而形成的电阻器。横向隔离区域1614(其可包括氧化物或其它电介质材料)形成于电阻器结构1600中以电隔离所述电阻器与裸片上的其它电路组件。
[0097]现在参考图18，横截面图描绘根据本发明的实施例的示范性电容器结构1800的至少一部分。电容器结构1800可具有类似于图16中所展示的电阻器结构1600的蛇形布局，或其可包括通过沟槽1802形成的多个平行条带。电容器电极1802通过栅极沟槽中的多晶硅填料及通过作用层1806的底部处的深N+阱1804形成。两个区域均连接到蛇形布局的端处的端子，此并未明确地展示但已暗示。横向隔离区域1808(其可包括氧化物或其它电介质材料)形成于电容器结构1800中以电隔离所述电容器与裸片上的其它电路组件。
[0098]图19是描绘根据本发明的实施例的示范性P沟道MOSFET 1900的至少一部分的横截面图。MOSFET 1900形成为图9中所展示的N沟道MOSFET 900的修改，其中已反转用于掺杂主体(图9中的P主体)以及源极及漏极区域的材料的极性类型以形成P沟道LDMOS晶体管。如所属领域的技术人员将了解，与仅用于制作N沟道LDMOS晶体管900的过程相比，专属用于形成平行于所述N沟道晶体管的P沟道MOSFET的植入物增加掩模计数。如同N沟道LDMOS晶体管1000，在制作LDMOS装置1900中的一个简化包括移除栅极沟槽1902。对所得MOSFET的性能的主要影响是每单位面积的较小栅极宽度，此增加所得装置的接通电阻Rono此可通过因移除与栅极多晶硅在栅极沟槽尾端上方的重叠有关的对准限定而使得沟道长度较短来平衡。
[0099]图9到19中所描绘的示范性电子组件可用于建构包含功率开关、二极管及一些相关联电路的BiCMOS电路。所述BiCMOS过程流程包含允许制造图9到17中呈现的组件的基本掩模组，以及允许组件组合包含图18及19中所展示的结构的额外掩模子组。如本文中所使用，短语“基本掩模组”经广义地定义以指用以基于根据本发明的实施例的NFET结构来制作一组装置所需要的最小数目个掩模层级。
[0100]现在参考图20A到20F，横截面图共同地描绘根据本发明的实施例的示范性BiCMOS过程流程。所述过程流程使用基本掩模组用于基于图9中所展示的N沟道LDMOS装置的修改来制造电路组件，如上文中所描述。所述过程是基于具有P_处置晶片及N _作用层的SOI衬底。仅以实例而非限制的方式，根据本发明的实施例的说明性过程流程包含下列主要步骤:
[0101]使用第一掩模步骤(LTI掩模)通过蚀刻沟槽穿过作用层2002且用氧化物或氧化物与多晶硅的组合来填充所述沟槽而形成横向电介质隔离(还称为横向沟槽隔离(LTI))，如图20A中所展示；
[0102]沉积厚电场氧化物且借助作用区掩模(作用掩模)来图案化所述厚电场氧化物；
[0103]使用第二掩模步骤(深阱掩模)深植入硼或替代掺杂物以形成局部深P+阱2004或替代地随所采用的掺杂物而变的N+阱，其中在接近于P+阱(隐埋式层(BL))2004与隐埋式氧化物2006之间的界面处具有浓度峰值，如图20A中所展示；
[0104]使用第三掩模步骤(沟槽栅极掩模)图案化掩模以界定穿过作用层2002到隐埋式阱2004中的一或多个栅极沟槽2008的定位，如图20B中所展示；蚀刻具有经修圆的底部及顶部拐角的栅极沟槽，在所述栅极沟槽的侧壁及底部壁上生长热栅极氧化物，及用多晶硅2010填充所述沟槽，此并未明确展示但已在图20B中暗示；在替代实施例中，可省略用于形成所述栅极沟槽的步骤，借此简化图9中所形成的NFET结构以形成图10中所展示的结构。
[0105]通过磷光体植入物或替代掺杂物及退火来掺杂多晶硅2010，及将硅化物层2012沉积于顶部上，如图20B中所展示；
[0106]使用第四掩模层级(多晶硅掩模)图案化多晶硅化物层2012以形成栅极结构，如图20B中所展示；
[0107]使用第五掩模步骤(主体掩模)植入硼以形成自对准到多晶硅化物层2012的边缘的主体区域2014。借助(举例来说)专属热退火来执行主体扩散，如图20C中所展示；
[0108]使用第六掩模步骤(LDD掩模)植入磷光体或砷或替代掺杂物以在多晶硅化物层2012的另一边缘处形成经轻掺杂漏极(LDD)延伸部2016，与用于形成主体区域2014的边缘相对，如图20C中所展示；
[0109]使用第七掩模步骤(源极/漏极掩模)通过浅砷植入而分别地形成主体区域2014及LDD延伸部2016中的经高掺杂源极区域218及漏极区域220，如图20D中所展示；
[0110]将电场氧化物2022沉积于所述结构的顶部表面上方以确保场板2024与漏极延伸区域2016的表面的预定义间距，如图20E中所展示；
[0111]使用第八掩模步骤(沟槽接触掩模)蚀刻浅源极接触沟槽2026且通过所述沟槽底部植入BF2 (插塞植入)以确保对主体及深P+区域的良好欧姆接触，如图20E中所展示；
[0112]沉积及烧结衬砌于沟槽接触壁的硅化物膜2028 (例如，11/131!￡或Ti/TiN)以形成源极区域与主体区域之间的电短路，如图20E中所展示。在烧结过程期间，在Si/Ti界面处形