三维存储器及其制造方法
【技术领域】
[0001]本发明是有关于一种半导体元件及其制造方法，且特别是有关于一种三维存储器及其制造方法。
【背景技术】
[0002]随着消费性产品对储存子系统的要求愈来愈高，对产品的读写速度或容量的标准也愈来愈高，因此高容量化相关商品已经成为业界的主流。有鉴于此，在存储器(特别是NAND闪存)的开发方面也必须因应此需求。
[0003]然而，目前平面NAND闪存受限于集成电路(integrated circuits)中元件的关键尺寸，面临储存存储单元微缩瓶颈。所以设计者正在寻求具有多平面的三维NAND闪存，以达成较大的储存容量以及较低的单位比特成本的技术。
【发明内容】
[0004]本发明提供一种三维存储器及其制造方法，其可以提升元件的均匀度与可靠度。
[0005]本发明提供一种三维存储器及其制造方法，其可以建立低阻值的电流路径，以增加导通电流。
[0006]本发明提供一种三维存储器及其制造方法，降低导通电阻值，增加导通电流。
[0007]本发明提出一种三维存储器的制造方法，包括在衬底上形成叠层结构。所述叠层结构包括相互交替的多个半导体层与多个绝缘层。图案化所述叠层结构并在所述衬底中形成多个沟道，以形成第一梳状结构。所述第一梳状结构包括位线接垫与多个梳部。所述位线接垫在第一方向延伸。每一梳部的第一端与所述位线接垫连接，所述梳部在第二方向延伸，且所述第一方向与所述第二方向不同。在所述第一梳状结构的上表面以及侧壁上形成电荷储存层。在所述电荷储存层上形成多条字线以及两个第一辅助栅极。每一字线在所述第一方向延伸，覆盖第一区的部分所述梳部的上表面与侧壁，而每一第一辅助栅极在所述第一方向延伸，分别覆盖所述位线接垫的边缘区的上表面与侧壁。移除所述位线接垫的上表面的所述电荷储存层，并图案化所述位线接垫的所述叠层结构，以形成梯状结构。对所述梯状结构进行离子注入工艺，以在所述梯状结构的各梯面下方的所述半导体层中形成掺杂区。形成多个接触窗，所述接触窗分别与所述掺杂区接触。
[0008]本发明又提出一种三维存储器的制造方法，包括在衬底上形成叠层结构。所述叠层结构包括相互交替的多个半导体层与多个绝缘层。图案化所述叠层结构以形成第一梳状结构，并在所述衬底中形成多个沟道。所述第一梳状结构包括位线接垫与多个梳部。所述位线接垫在第一方向延伸，每一梳部的第一端与所述位线接垫连接，且所述梳部在第二方向延伸，且所述第一方向与所述第二方向不同。在所述第一梳状结构的上表面以及侧壁上形成电荷储存层。在所述电荷储存层上形成多条字线以及多个岛状栅极。每一字线在所述第一方向延伸，且覆盖第一区的部分所述梳部的上表面与侧壁，而所述岛状栅极彼此分离，沿着所述第一方向排列，且覆盖第二区的所述梳部的上表面与侧壁的所述电荷储存层。
[0009]本发明还提出一种三维存储器，包括具有多个沟道的衬底、多个叠层结构、多个掺杂区、电荷储存层、多条字线、两个第一辅助栅极以及多个接触插塞。多个叠层结构位于所述沟道之间的所述衬底上。每一叠层结构包括相互交替的多个半导体层与多个绝缘层。所述叠层结构与所述衬底架构成第一梳状结构。第一梳状结构包括位线接垫以及多个梳部。所述位线接垫在第一方向延伸，所述位线接垫的所述叠层结构呈梯状结构。每一梳部的第一端与所述位线接垫连接。所述梳部在第二方向延伸，且所述第一方向与所述第二方向不同。多个掺杂区位于所述梯状结构的多个梯面下方的所述半导体层中。电荷储存层覆盖在所述第一梳状结构的上表面以及侧壁上。每一字线在所述第一方向延伸，覆盖第一区的部分所述梳部的上表面与侧壁上的所述电荷储存层。每一第一辅助栅极在所述第一方向延伸，分别覆盖所述位线接垫的边缘区的上表面与侧壁上的所述电荷储存层。多个接触窗分别与所述掺杂区接触。
[0010]本发明还提出一种三维存储器，包括:具有多个沟道的衬底、多个叠层结构、多个掺杂区、电荷储存层、多条字线、多个岛状栅极、多个辅助栅极以及多个接触插塞。多个叠层结构位于所述沟道之间的所述衬底上，每一叠层结构包括相互交替的多个半导体层与多个绝缘层，所述叠层结构与所述衬底架构成一第一梳状结构。所述第一梳状结构包括位线接垫以及多个梳部。所述位线接垫在第一方向延伸，所述位线接垫的所述叠层结构呈梯状结构。每一梳部的第一端与所述位线接垫连接。所述梳部在第二方向延伸，且所述第一方向与所述第二方向不同。多个掺杂区位于所述梯状结构的多个梯面下方的所述半导体层中，所述掺杂区的接面深度实质上相同。电荷储存层覆盖在所述第一梳状结构的上表面以及侧壁上。每一字线在所述第一方向延伸，覆盖第一区的部分所述梳部的上表面与侧壁上的所述电荷储存层。所述岛状栅极彼此分离，所述岛状栅极沿着所述第一方向排列，且覆盖所述位线接垫与所述字线之间的第二区的所述梳部的上表面与侧壁的所述电荷储存层。所述辅助栅极位于所述岛状栅极与所述字线之间的第三区的所述梳部之间的所述电荷储存层上，所述辅助栅极的表面低于所述第三区的所述梳部的上表面，且两个辅助栅极与一个岛状栅极连接。每一接触插塞位于所述第一梳状结构的每一梳部的一第二端，电性连接所对应的所述梳部的所述叠层结构的所述半导体层与所述衬底。
[0011]本发明的三维存储器的位线接垫呈阶梯状，且在每一个梯面下方的半导体层表面形成掺杂区。由于掺杂区是在阶梯结构形成之后，在介电层形成之前，以离子注入工艺的方式形成，而且半导体层上方的绝缘层的厚度相同，因此，多个掺杂区的接面深度与掺杂浓度实质上相同，故可以提升元件的均匀度与可靠度。
[0012]再者，本发明还在三维存储器的位线接垫的边缘的上表面与侧壁上形成第一辅助栅极，在施加电压之后，可以在半导体层中形成通道，建立低阻值的电流路径，以增加导通电流。
[0013]另外，在接地选择线GSL1、GSL2与位线接垫之间的电荷储存层上还设置岛状栅极以及第二辅助栅极。第二辅助栅极位于梳部的两侧，与岛状栅极电性连接。当电压施加在岛状栅极时，岛状栅极以及第二辅助栅极所覆盖的梳部的叠层结构中的半导体层可产生空乏区，以降低导通电阻值，增加导通电流。
[0014]为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合所附图式作详细说明如下。
【附图说明】
[0015]图1至图8是依照本发明实施例的一种三维存储器的制造方法的流程的上视图。
[0016]图1A至图8A是图1至图8的A-A切线的剖面图。
[0017]图1B至图8B是图1至图8的B-B切线的剖面图。
[0018]图1C至图8C是图1至图8的C-C切线的剖面图。
[0019]图1D至图8D是图1至图8的D-D切线的剖面图。
[0020]图9是依照本发明实施例的一种三维存储器的位线接垫的阶梯状结构的各阶层的上视图。
[0021]【符号说明】
[0022]10:衬底
[0023]12:叠层结构
[0024]12a:图案化的叠层结构
[0025]14:绝缘层
[0026]16:半导体层
[0027]18,20:顶盖层
[0028]22:接触窗孔
[0029]26:沟道
[0030]28:电荷储存层
[0031]30:导体层
[0032]32、34:图案化的光刻胶层
[0033]36、37、38、46、47、48:开口
[0034]100:存储单元阵列区域
[0035]102、104、105、106、108、202、204、205、206、208:区域
[0036]122,222:第一接触插塞
[0037]124,224:第一隔离插塞
[0038]132,232:位线接垫
[0039]134、234:梳部
[0040]136,236:第一图案化的导体层
[0041]136a、236a:岛状栅极
[0042]136b,236b:第二辅助栅极
[0043]138、138c、138d、238、238c、238d:第二图案化的导体层