半导体器件的测试和器件及其设计的利记博彩app
【技术领域】
[0001]本发明通常涉及半导体器件，且更具体地涉及半导体器件的测试和器件及其设
i+o
【背景技术】
[0002]在各种电子应用例如作为示例的个人计算机、蜂窝电话、数字照相机和其它电子设备中使用半导体器件。一般通过在半导体衬底之上顺序地沉积材料的绝缘或介电层、导电层和半导体层并使用光刻法图案化各种层以在其上形成电路部件和元件来制造半导体器件。
[0003]与半导体制造相关联的挑战之一涉及产品产量和/或可靠性。半导体器件的消费者从其器件预期某个水平的可靠性。当在安全关键应用中使用半导体器件时，这更加重要。然而，由于在制造期间引入的缺陷，产品可能在其使用期限期间出故障。
[0004]可靠性问题也可导致过程不合格的故障、在半导体器件制造设施处的差产量和/或在现场的故障，其中任意一个故障都可导致产品收回和/或收入中的损失。这些问题在高电压应用的情况下甚至变得更加恶化。
【发明内容】
[0005]根据本发明的实施例，半导体器件包括布置在包括电路的衬底之上的第一金属线和相邻于第一金属线布置的第二金属线。第一金属线和第二金属线是配置成向电路供应不同的电压的金属线。第三金属线布置在第一金属线和第二金属线之间。第三金属线不是在衬底中的任何功能电路的部分，且不耦合到任何电位节点。
[0006]根据本发明的实施例，测试多个半导体器件的方法包括在布置在衬底之上的屏蔽线上施加具有峰值电压的耐受电压，衬底包括半导体器件的功能电路。固定电压被施加到布置在相邻于屏蔽线的衬底之上的第一金属线。第一金属线耦合到功能电路并被配置成在操作期间耦合到高电压节点。峰值电压比最大固定电压大。屏蔽线使第一金属线与配置成在操作期间耦合到低电压节点的相邻第二金属线分离。该方法还包括响应于耐受电压而测量穿过屏蔽线的电流，确定穿过半导体器件的屏蔽线的电流，并基于该确定来将半导体器件识别为通过测试。
[0007]根据本发明的实施例，设计半导体器件的方法包括识别在半导体器件的布局中的区，该区包括配置成耦合到高电压节点的第一金属线和配置成耦合到低电压节点的第二金属线。该方法还包括修改半导体的布局以包括在第一金属线和第二金属线之间的第三金属线。第三金属线具有外部接触焊盘，但不是半导体器件的任何功能电路的部分且不耦合到半导体器件的任何功能电路。
[0008]前述内容相当广泛地概述了本发明的实施例的特征，以便接下来的本发明的详细描述可被更好地理解。将在下文描述本发明的实施例的附加的特征和优点，其形成本发明的权利要求的主题。本领域中的技术人员应认识到，所公开的概念和特定的实施例可容易被利用作为用于修改或设计用于执行本发明的相同目的的其它结构或过程的基础。本领域中的技术人员也应认识到，这样的等效结构并不偏离如在所附权利要求中阐述的本发明的精神和范围。
【附图说明】
[0009]为了更完全地理解本发明及其优点，现在参考结合附图理解的下面的描述，其中:
包括图1A和IB的图1图示不同的金属线结构的缺陷密度相关联故障；
包括图2A和2B的图2图示根据本发明的实施例由屏蔽线分离的金属线，其中图2A图示垂直配置，而图2B图示水平配置；
图3图示实现在本发明的各种实施例中描述的诊断方法的流程图；
图4图示根据本发明的实施例在电力线周围形成的屏蔽区；
包括图5A和5B的图5图示根据本发明的实施例在电力线周围形成的屏蔽区，其中图5A图示横截面视图，而图5B图示顶视图；
包括图6A和6B的图6图示根据本发明的实施例测试半导体器件；
图7图示测试在高电压电力线周围的隔离区的可选实施例；
包括图8A-8C的图8图示根据本发明的实施例的相邻于低电压线延伸的高电压线的顶视图；
图9图示根据本发明的实施例的屏蔽线的可选结构；
包括图10A-10F的图10图示根据本发明的实施例在处理的各种阶段期间的半导体器件；
包括图11A-11F的图11图示根据本发明的实施例在处理的各种阶段期间的半导体器件，其中图11A、IIC-1IF图示横截面视图，而图1lB图示顶视图；
包括图12A-12F的图12图示根据本发明的实施例在晶片级封装的各种阶段期间的半导体器件；以及
包括图13A-13C的图13图示包括晶片级处理以形成在相邻再分布线之间的屏蔽线的过程的另一实施例。
[0010]在不同图中的对应材料和符号通常指对应的部分，除非另有指示。图被绘制成清楚地图示实施例的相关方面且并不一定按比例绘制。
【具体实施方式】
[0011]下面详细讨论各种实施例的制造和使用。然而应认识到，本发明提供体现在各种各样的特定上下文中的很多可应用的创造性概念。所讨论的特定实施例仅说明制造和使用本发明的特定方式，且并不限制本发明的范围。
[0012]本发明将在特定的上下文中关于各种实施例被描述，即在功率器件应用中被实现。本发明的实施例也可在其它半导体应用诸如例如存储器器件、逻辑器件、模拟器件、射频(RF)器件、数据器件和利用金属线的其它应用中实现。
[0013]金属间距离是关键因素，特别是当金属线携带高电压时。例如，当携带高电压的金属线紧靠在较低电压处的另一金属线时，大电位差在分离高电压金属线和低电压金属线的介电层两端发展。电位差可导致随后的故障，其可在产品操作之前存在，或可在产品使用期限期间发展。然而，目前的测试方法不能识别这些缺陷。例如，常规方法例如通过在高电压金属线和低电压金属线之间施加电压来检测泄漏电流可能不能在随后出故障的部分和将不出故障的部分之间找到任何差异。在各种实施例中，本发明教导克服这些问题的方法、设计和器件。
[0014]将使用图2描述本发明的结构实施例。将使用图4、5、8、9、11F、12F和13C描述另外的结构实施例。将使用图6描述测试器件的方法。将使用图3、10、11、12和13描述设计和/或制造半导体的方法。
[0015]包括图1A和IB的图1图示不同的金属线结构的缺陷密度相关联故障。
[0016]各种半导体工艺技术例如用于生产汽车部件的那些技术的故障率目标日益变得更严格。例如，对很多应用预期低于Ippm的故障率。另一方面，在很多技术中使用较高的电压，其特别增加故障的倾向。可包括电容器的后段制程(BEOL)金属线以及还有前段制程(FEOL)电容器很难只通过技术改进来满足这些严格的可靠性要求，因为可靠性可通过可能不由半导体器件制造商控制的外在缺陷密度水平来确定。例如，尘粒可变得沉积到使它们短路的金属线上。可选地，例如过程变化可导致形成具有金属线的差隔离、变窄/变宽的电介质的袋(pocket)，从而沉积引入在相邻金属线之间的较低质量电介质路径的颗粒。对于FEOL器件和FEOL电容器，电极或电介质的差质量可能是外在缺陷的原因。
[0017]参考图1A，示出电介质隔离的一般击穿特性。第一曲线11代表金属线的第一电介质厚度/间隔，而第二曲线12代表金属线的第二电介质厚度/间隔。在图示中，第一曲线11的第一电介质厚度/间隔小于第二曲线12的第二电介质厚度/间隔。换句话说，使用较厚的电介质隔离将曲线11移动到曲线12。这然而以FEOL和BEOL电容器的较低比电容为代价。曲线的较浅分支(较低斜率)与外在击穿有关，而曲线的较陡部分是由于内在故障。外在击穿可以是工艺缺陷例如颗粒的引入、金属线宽度中的变化、电介质的质量等的结果。内在击穿是被限定为使绝缘体的一部分变得导电的最小电压的电介质的物理限制。因此，在低得多的电压处出现的在隔离中的击穿是由于外在击穿而不是内在击穿。因此，在低得多的电压处出现的在隔离中的击穿是由于外在击穿而不是电介质的内在击穿。因此，对于给定的缺陷密度，第一曲线11在比第二曲线12在较低的电压处出故障，其图示了较小的间隙距离具有较高的故障概率。到目前为止没有用于具有严格的(百万分率)PPm目标例如小于几ppm的技术的可用的解决方案。为了满足功能安全要求(例如其中在不同电压域之间的短路是关键的)，使用面积消耗测量。
[0018]换句说说，如图1B所示，垂直或横向地增加电介质厚度(如上所述，曲线13具有最大间隙，而曲线11具有最小间隙)提高了可靠性(在图1B的X轴上从左到右的改进)。然而，存在与这个改进相关联的面积惩罚，这增加了制造成本。对于FEOL器件，这通常是最不可能的，因为电参数也随着增加的电介质厚度而改变。因此，在可靠性上的提高与所消耗的面积之间存在折衷。特别是，给定过程可被限制为沿着图1B所示的线移动。打破这个折衷(由小箭头所示)将是有利的。本发明的实施例通过以成本有效的方式识别易受影响的芯片来打破这个折衷，而不消耗与上述折衷一样多的面积。
[0019]提高可靠性的另一方式是增加在具有大电压差的金属线之间的距离并使用预烧来筛选出具有外在缺陷的器件。然而，预烧是稍微高于操作电压的电压在较高的温度下被使用一段很长的时间的过程。外加电压虽然高于操作电压，但被限制以避免同时被测试的其它器件的完全击穿。然而，这些测量花费太多的面积或测试时间。此外，不是所有线都是通过预烧过程可接近的。
[0020]包括图2A和2B的图2图示根据本发明的实施例由屏蔽线