具有金属栅极的半导体结构及其制造方法
【技术领域】
[0001] 本发明涉及半导体技术领域，更具体地，涉及具有金属栅极的半导体结构及其制 造方法。
【背景技术】
[0002] 半导体集成电路（1C)工业已经经历了快速发展。在1C演进的过程中，在几何尺 寸减小（即，使用制造工艺可以创建的最小组件(或线路)）的同时，功能密度（即，单位芯片 面积上的互连器件的数量）通常会增加。该按比例缩小工艺通常通过提高生产效率和降低 相关成本来提供益处。这样的按比例缩小还增加处理和制造1C的复杂性，并且为了实现这 些进步，需要1C处理和制造的类似发展。由于晶体管的尺寸减小，栅极氧化物的厚度必须 减小，以保持具有减小的栅极长度的性能。然而，为了减少栅极泄漏，使用高介电常数(高k) 栅极绝缘层，从而在保持与由用于更大技术节点的典型栅极氧化物提供的相同有效电容的 同时，允许更大物理厚度。
[0003] 另外，由于技术节点缩小，在一些1C设计中，期望用金属栅（MG)电极来代替通常 的多晶硅栅电极，以提高具有减小的特征尺寸的器件性能。与被称为"先栅极"的另一种MG 电极形成工艺相反，形成MG电极的一种工艺被称为"后栅极"工艺。"后栅极"工艺允许减 少必须在形成栅极之后实施的随后工艺数量，包括高温处理。
[0004] 因此，期望一种为形成在衬底上的每个NM0S和PM0S晶体管提供不同配置的金属 栅极结构的方法和半导体器件。
【发明内容】
[0005] 为了解决现有技术中所存在的缺陷，根据本发明的一方面，提供了一种用于制造 金属栅极结构的方法，包括：在栅极沟槽中形成高k介电层；在所述高k介电层上方形成蚀 刻停止层；在所述蚀刻停止层上方通过形成具有晶界工程层、掺杂层以及覆盖层的顺序的 三层来形成功函调整层，所述晶界工程层被配置为允许掺杂剂原子渗透穿过，所述掺杂层 被配置为将所述掺杂剂原子提供给所述晶界工程层，并且所述覆盖层被配置为防止所述掺 杂层氧化；以及填充金属以使所述栅极沟槽填平。
[0006] 在用于制造金属栅极结构的方法中，形成具有所述晶界工程层、所述掺杂层和所 述覆盖层的顺序的所述三层包括：使用原子层沉积（ALD)操作。
[0007] 在用于制造金属栅极结构的方法中，将氢化二甲基铝（DMAH)或二甲基乙基胺铝烷 (DMEAA)用作在所述ALD操作中形成所述掺杂层的前体。
[0008] 在用于制造金属栅极结构的方法中，形成所述晶界工程层包括：在约200摄氏度 至约350摄氏度的温度范围内，执行ALD操作。
[0009] 在用于制造金属栅极结构的方法中，形成所述晶界工程层包括：执行足够的ALD 周期以形成封闭膜。
[0010] 在用于制造金属栅极结构的方法中，在真空条件下将所述金属栅极结构从形成所 述晶界工程层的室传送到形成所述掺杂层的另一个室。
[0011] 该方法进一步包括：在形成所述功函调整层之前，形成P功函层；以及在形成所述 功函调整层之前，去除所述P功函层。
[0012] 该用于制造金属栅极结构的方法进一步包括：限定伪栅极区；以及去除所述伪栅 极区的一部分以露出所述栅极沟槽。
[0013] 根据本发明的另一方面，提供了一种用于制造FinFET中的金属栅极结构的方法， 包括：形成鳍；在所述鳍上方形成伪栅极和层间介电层（ILD);去除所述伪栅极的一部分以 露出栅极沟槽；通过形成晶界工程层和所述晶界工程层上方的掺杂层，在所述栅极沟槽中 形成功函调整层。
[0014] 在用于制造FinFET中的金属栅极结构的方法中，形成所述晶界工程层包括：在约 200摄氏度至约350摄氏度的范围内所选择的生长温度下，执行ALD操作。
[0015] 在用于制造FinFET中的金属栅极结构的方法中，形成所述晶界工程层和所述掺 杂层包括：通过在真空条件下将所述FinFET中的所述金属栅极结构从执行所述晶界工程 层的形成的室传送到执行所述掺杂层的形成的另一个室来防止所述晶界工程层的表面氧 化。
[0016]该用于制造FinFET中的金属栅极结构的方法进一步包括：在所述掺杂层上方形 成復盖层。
[0017] 根据本发明的又一方面，提供了一种具有金属栅极的半导体结构，包括：高k介电 层；功函调整层，包括：晶界工程层，被配置为允许掺杂剂原子渗透穿过；掺杂层，位于所述 晶界工程层上方，被配置为将所述掺杂剂原子提供给所述晶界工程层；和覆盖层，位于所述 掺杂层上方，被配置为防止所述掺杂层氧化；以及金属层；其中，所述功函调整层夹置在所 述高k介电层和所述金属层之间。
[0018] 在该半导体结构中，具有所述金属栅极的所述半导体结构是鳍式场效应晶体管 (FinFET)。
[0019] 在该半导体结构中，所述金属栅极的栅极长度小于16nm。
[0020] 在该半导体结构中，所述FinFET的所述金属栅极的高度和栅极长度的深宽比在 约1到约10的范围内。
[0021] 在该半导体结构中，鳍高度和相邻鳍之间的间距的深宽比在约0. 2至约10的范围 内。
[0022] 在该半导体结构中，所述晶界工程层是非晶封闭膜。
[0023] 在该半导体结构中，所述晶界工程层是晶体封闭膜。
[0024] 在该半导体结构中，所述晶界工程层的厚度在约1 〇人至约30A的范围内。
【附图说明】
[0025] 当结合附图阅读以下详细说明书时，可更好地理解本发明的方面。应该强调，根据 工业中的标准实践，各个部件未按比例绘制。实际上，为了论述的清楚起见，各个部件的尺 寸可以任意地增大或减小。
[0026] 图1是根据本发明的一些实施例的半导体结构的金属栅极的截面图；
[0027] 图2是根据本发明的一些实施例的具有金属栅极结构的鳍式场效应晶体管 (FinFET)的透视图；
[0028] 图3A是根据本发明的一些实施例的图2所示的FinFET结构的金属栅极的截面 图；
[0029] 图3B是根据本发明的一些实施例的图2所示的FinFET结构的金属栅极的截面 图；
[0030] 图4A是根据本发明的一些实施例的功函调整层中的三层的放大截面图；
[0031 ] 图4B是示出根据本发明的一些实施例的晶界工程层（grainboundary engineeringlayer)的特性的示意图；
[0032] 图5A是根据本发明的一些实施例的功函调整层中的三层的放大截面图；
[0033] 图5B是示出根据本发明的一些实施例的晶界工程层的特性的示意图；
[0034] 图6A、图7A、图8A、图9A、图10A是根据本发明的一些实施例的NFET结构中的金 属栅极的制造方法的操作；
[0035] 图6B、图7B、图8B、图9B、图10B是根据本发明的一些实施例的PFET结构中的金 属栅极的制造方法的操作；
[0036] 图11是根据本发明的一些实施例的具有多个生长室的半导体晶圆制造工具；以 及
[0037] 图12至图17是根据本发明的一些实施例的金属栅极的后栅极制造方法的操作。
【具体实施方式】
[0038] 在以下详细说明书中，阐述大量具体细节，以提供本发明的透彻理解。然而，本领 域技术人员将理解，在没有这些具体细节的情况下，可以实施本发明。在其他实例中，未详 细描述众所周知的方法、步骤、组件和电路，以免模糊本发明。将理解，以下公开内容提供用 于实现各个实施例的不同特征的许多不同实施例或实例。下面描述了组件和布置的具体实 例，以简化本发明。当然，这些仅是实例并不旨在进行限定。
[0039] 下面详细地论述了实施例的制造和使用。然而，应该理解，本发明提供许多可以在 具体环境中实现的可应用的发明构思。所论述的特定实施例仅示出制造和使用本发明的特 定方式，而不限制本发明的范围。
[0040] 铝注入用于减小平带电压（VFB)和接近晶体管的沟道区的金属栅极（MG)叠层的有 效功函。鉴于其吸引N型晶体管的沟道区中的负载流子从而降低阈值电压的能力，诸如铝 的金属元素被用作调整N型晶体管的阈值电压的重要媒介物。然而，随着器件技术节点的 收缩，原子层沉积（ALD)被用作直接沉积包含所述金属元素的导电薄膜的手段。
[0041] 在ALD操作期间，错泡（aluminumblister)缺陷可归因于至少两个问题：1)过多 铝前体剂量，例如太多氢化二甲基铝（DMAH)和/或二甲基乙基胺铝烷（DMEAA)会引起前体 的自反应并且形成铝凝聚；以及2)缺少自由电子的下层，其降低前体的吸收度。缺少自由 电子的下层可以是氧化物层，其中，通过在非含铝膜的生长期间的真空状态的干扰（即，真 空破坏)来形成氧化物层。氧化物层不仅缺乏自由电子，而且阻挡来自上覆层的铝离子的扩 散沟道。当金属离子不能到达接近晶体管的沟道区的位置时，从而限制了阈值电压调节能 力。
[0042] 在本发明的一些实施例