具有应变层的半导体器件的利记博彩app
【技术领域】
[0001] 本发明设及集成电路器件，更具体地，设及具有应变层的半导体器件。
【背景技术】
[0002] 半导体集成电路（1C)工业已经经历了快速增长。在该个增长过程中，器件的功能 密度普遍增加，而器件部件尺寸或几何尺寸减小。该种按比例缩小工艺通常通过提高生产 效率、降低成本和/或改进性能而提供益处。该种按比例缩小也增大了加工和制造1C的复 杂度，并且为了实现该些进步，需要1C制造中的类似的发展。
[0003] 同样地，对1C的增大的性能和缩小几何尺寸的需求已经促使多栅极器件的引入。 该些多栅极器件包括多栅极罐式晶体管，也称为FinFET器件，因为沟道形成在从衬底延伸 的"罐"上。FinFET器件可W允许缩小器件的栅极宽度，同时提供位于包括沟道区的罐的侧 部和/或顶部上的栅极。
[0004] 用于改进半导体器件的性能的另一种方式是对器件的相关区域提供应力或应变。 控制提供在区域中的应力是改进FET器件中的少数载流子迁移率的有效方式。当对半导体 器件的沟道施加应力时，可W影响载流子迁移率，并且由此改变器件的跨导和开启电流。例 如，拉伸应力可有益于NFET器件允许通过沟道区的增大的载流子（例如，空穴）迁移率。相 反，压缩应力可W有益于P阳T器件。
【发明内容】
[0005] 为了解决现有技术中存在的问题，本发明提供了一种半导体器件，包括；衬底， 包括至少一个罐；至少一个栅极堆叠件，形成在所述至少一个罐的顶面上；第一层间介电 (ILD)层，形成在所述至少一个罐的顶面上；应变层，至少形成在所述至少一个栅极堆叠件 的顶面上；其中，所述应变层配置为对所述至少一个栅极堆叠件提供应变力。
[0006] 在上述半导体器件中，其中，所述半导体器件还包括；第二ILD层，形成在所述应 变层上方。
[0007] 在上述半导体器件中，其中，所述应变层配置为在垂直于所述至少一个罐的顶面 的方向上对所述至少一个栅极堆叠件提供应变力。
[000引在上述半导体器件中，其中，所述应变层包括氧化娃和氧化错中的至少一种。
[0009] 在上述半导体器件中，其中，所述半导体器件还包括；至少一个源极/漏极区，设 置在所述至少一个罐中。
[0010] 在上述半导体器件中，其中，所述至少一个栅极堆叠件包括栅极介电材料和栅电 极层。
[0011] 在上述半导体器件中，其中，所述应变层形成在所述至少一个栅极堆叠件和所述 第一ILD层上方。
[0012] 根据本发明的另一方面，提供了一种制造半导体器件的方法，包括；提供半导体衬 底；在所述半导体衬底中形成至少一个罐；在所述至少一个罐上方形成至少一个栅极堆叠 件；在所述半导体衬底上方形成第一层间介电（ILD)层；W及在所述至少一个栅极堆叠件 上方形成应变层；其中，所述应变层配置为对所述至少一个栅极堆叠件提供应变力。
[0013] 在上述方法中，其中，所述应变层配置为在垂直于所述至少一个罐的顶面的方向 上对所述至少一个栅极堆叠件提供应变力。
[0014] 在上述方法中，其中，形成所述应变层的步骤还包括；在所述至少一个栅极堆叠件 上方形成预应变层；在所述预应变层上方形成第二ILD层；W及处理所述第二ILD层和所 述预应变层，从而使得所述预应变层转变成所述应变层。
[0015] 在上述方法中，其中，形成所述应变层的步骤还包括；在所述至少一个栅极堆叠件 上方形成预应变层；在所述预应变层上方形成第二ILD层；W及处理所述第二ILD层和所 述预应变层，从而使得所述预应变层转变成所述应变层，其中，所述预应变层包括娃和错中 的至少一种。
[0016] 在上述方法中，其中，形成所述应变层的步骤还包括；在所述至少一个栅极堆叠件 上方形成预应变层；在所述预应变层上方形成第二ILD层；W及处理所述第二ILD层和所 述预应变层，从而使得所述预应变层转变成所述应变层，其中，所述预应变层包括娃和错中 的至少一种，其中，所述应变层包括氧化娃和氧化错中的至少一种。
[0017] 在上述方法中，其中，形成所述应变层的步骤还包括；在所述至少一个栅极堆叠件 上方形成预应变层；在所述预应变层上方形成第二ILD层；W及处理所述第二ILD层和所 述预应变层，从而使得所述预应变层转变成所述应变层，其中，所述预应变层包括娃和错中 的至少一种，其中，所述应变层包括氧化娃和氧化错中的至少一种，其中，所述处理的步骤 还包括用过氧化氨处理所述第二ILD层和所述预应变层。
[0018] 在上述方法中，其中，在形成所述第一ILD层之后形成所述至少一个栅极堆叠件。
[0019] 在上述方法中，其中，在形成所述第一ILD层之后形成所述至少一个栅极堆叠件， 其中，形成所述至少一个栅极堆叠件的步骤还包括；在所述半导体衬底上方形成至少一个 多晶娃堆叠件；在形成所述第一ILD层之后，抛光所述至少一个多晶娃堆叠件和所述第一 ILD层；去除所述至少一个多晶娃堆叠件W形成至少一个沟槽；W及在所述至少一个沟槽 内形成所述至少一个栅极堆叠件。
[0020] 在上述方法中，其中，在形成所述第一ILD层之前形成所述至少一个栅极堆叠件。
[0021] 在上述方法中，其中，所述方法还包括；在所述半导体衬底上方形成浅沟槽隔离 (STI)层。
[0022] 在上述方法中，其中，所述方法还包括；在所述半导体衬底上方形成至少一个源极 /漏极区。
[0023] 在上述方法中，其中，所述方法还包括；在所述半导体衬底上方形成至少一个源极 /漏极区，其中，通过外延工艺形成所述至少一个源极/漏极区。
[0024] 在上述方法中，其中，形成所述至少一个栅极堆叠件的步骤包括：形成栅极介电材 料；W及形成栅电极层。
【附图说明】
[0025] 当结合附图进行阅读时，从W下详细描述可最佳地理解本发明的各方面。应该强 调的是，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各个部 件的尺寸可w任意地增大或减小。
[0026] 图1示出了根据本发明的一个或多个方面的半导体器件的实施例的立体图；
[0027] 图2示出了根据本发明的各个方面的示出制造FinFET的方法的流程图拟及 [002引图3A至图9示出了根据本发明的实施例的处于各个制造阶段的FinFET的各个立 体图和截面图。
【具体实施方式】
[0029] 应该理解，W下公开内容提供了许多用于实现本发明的不同特征的不同实施例或 实例。下面描述了组件和布置的具体实例W简化本发明。当然，该些仅仅是实例，而不旨在 限制本发明。例如，在W下描述中，在第二部件上方或者上形成第一部件可W包括第一部件 和第二部件W直接接触的方式形成的实施例，并且也可W包括在第一部件和第二部件之间 可W形成额外的部件，从而使得第一部件和第二部件可W不直接接触的实施例。此外，本发 明可在各个实例中重复参考标号和/或字符。该重复是为了简单和清楚的目的，并且其本 身不指示所讨论的各个实施例和/或配置之间的关系。
[0030] 图1示出了半导体器件100。半导体器件100包括Fin阳T型器件。半导体器件 100可W是n型Fin阳T或P型Fin阳T。半导体器件100可W包括在诸如微处理器、存储器 件的1C和/或其他1C中。器件100包括衬底102、多个罐104、多个隔离结构106和设置 在每个罐104上的栅极结构108。每个罐104均包括表示为110的源极/漏极区，其中，在 罐104中、上和/或周围形成源极或漏极部件。罐104的沟道区位于栅极结构108下面并 且表示为112。
[0031] 衬底102可W是娃衬底。可选地，衬底102可W包括；其他元素半导体，诸如错；化 合物半导体，包括碳化娃、神化嫁、磯化嫁、磯化铜、神化铜和/或铺化铜；合金半导体，包括 SiGe、GaAsP、AlInAs、AlGaAs、GalnAs、GalnP和 / 或GalnAsP;或它们的组合。在又一些可 选实施例中，衬底102是绝缘体上半导体（SOI)衬底。
[0032]隔离结构106可W由氧化娃、氮化娃、氮氧化娃、氣渗杂的娃酸盐玻璃（FSG)、低k 介电材料和/或其他合