一种半导体器件的利记博彩app
【技术领域】
[0001]本发明涉及半导体集成电路领域，更具体地，涉及一种半导体器件的利记博彩app。
【背景技术】
[0002]随着超大规模集成电路特征尺寸的微缩化持续发展，电路元件的尺寸越来越小，且操作的速度也越来越快。如何改善电路元件的驱动电流显得日益重要。通过提高沟道区的载流子迀移率，能够增大CMOS器件的驱动电流，提高器件的性能。而提高载流子迀移率的一种有效机制是在沟道区中产生应力。
[0003]一般而言，硅中电子的迀移率随着沿电子迀移方向的拉应力的增加而增加，并随着压应力的增加而减少；相反，硅中带正电的空穴的迀移率随着空穴移动方向的压应力的增加而增大，并随着拉应力的增加而减少。因此，可以通过在沟道中引入适当的压应力和拉应力，来分别提高PMOS的空穴迀移率和NMOS的电子迀移率。例如，在PMOS器件的制造工艺中采用具有压应力的材料，而在NMOS器件中采用具有张应力的材料，以向沟道区施加适当的应力，从而提尚载流子的迁移率。
[0004]其中，对于PMOS器件，嵌入式锗硅技术(e-SiGe)是使沟道所受应力提升的最有效的方法，并且已经用于量产。其通过在PMOS晶体管的源漏(S/D)区形成锗硅(SiGe)应力层以对沟道区域施加应力，从而可以提高沟道空穴的迀移率。
[0005]研宄发现，SiGe越接近沟道越能施加大的应力，使得PMOS的性能获得更大的提升，并且已设计了多种工艺方法及流程。
[0006]申请号为201110164683.0的中国发明专利申请公开了一种半导体器件的制造方法和半导体器件，并提出了一种增加PMOS沟道压应力的方法。该方法在替换式栅极技术中，通过采用包括硅层和锗硅层的叠层作为伪栅极，来改变传统的多晶硅伪栅极材料，并进行栅极替代，以增加沟道的压应力，从而提高载流子的迀移率。该方法的原理是利用SiGe和Si晶格的失配(mismatch)，从而在沟道产生水平方向的拉应力。但由于在伪栅极和沟道之间具有栅极电介质层，使得拉应力的传递较为有限。
【发明内容】
[0007]本发明的目的在于克服现有技术存在的上述缺陷，提供一种半导体器件的利记博彩app，可以增加PMOS晶体管源漏区SiGe应力层对沟道的压应力，改善PMOS性能。
[0008]为实现上述目的，本发明的技术方案如下:
[0009]一种半导体器件的利记博彩app，包括:
[0010]步骤SOl:提供一半导体衬底，在所述衬底上依次形成栅极介电材料层和作为伪栅极材料层的非晶硅、多晶硅双层叠层；
[0011]步骤S02:对所述伪栅极材料层和栅极介电材料层进行图形化，以形成伪栅极和栅极介电层，然后，在所述伪栅极两侧形成侧墙；
[0012]步骤S03:进行退火处理，使所述伪栅极中的非晶硅在退火过程中转变成多晶硅；
[0013]步骤S04:形成具有嵌入式锗硅结构的PMOS源区和漏区；
[0014]步骤S05:去除所述伪栅极以形成开口，然后，在所述开口中填充栅极材料以进行栅极替代。
[0015]优选地，所述非晶硅层通过CVD的方法沉积形成。
[0016]优选地，所述非晶硅层是在沉积多晶硅层后通过离子注入进行非晶化形成。
[0017]优选地，所述非晶硅、多晶硅双层叠层的厚度为300?1000A。
[0018]优选地，所述非晶硅层的厚度为不小于100A。
[0019]优选地，利用光阻作为保护层，只对PMOS区域的所述多晶硅层通过离子注入进行非晶化形成所述非晶硅层。
[0020]优选地，在进行栅极替代时，可以仅对PMOS进行栅极替代，或同时对PMOS和NMOS进行栅极替代。
[0021]优选地，在去除所述伪栅极前，沉积氧化硅层作为牺牲层。
[0022]优选地，所述氧化硅层作为层间介电层。
[0023]优选地，所述栅极介电层是高介电常数介质层或氧化物层。
[0024]从上述技术方案可以看出，本发明通过利用伪栅极中非晶硅层在退火过程中转变成多晶硅而发生体积膨胀的特点，挤压侧墙和沟道，对沟道产生水平方向的拉应力；同时，嵌入在源漏区中的SiGe对沟道施加了一定的压应力。当去除伪栅极后，由伪栅极带来的水平方向的拉应力消失，所以沟道区的压应力得到增强；然后再通过填充的栅极使增强的压应力得以保持。相比于晶格的失配作用，体积膨胀产生的应力更为有效。从而，本发明在嵌入式SiGe技术的基础上，进一步增大了沟道压应力，改善了 PMOS性能。
【附图说明】
[0025]图1是本发明一种半导体器件的利记博彩app的流程图；
[0026]图2?图7是本发明一较佳实施例中根据图1的方法制作一种半导体器件的工艺结构示意图。
【具体实施方式】
[0027]下面结合附图，对本发明的【具体实施方式】作进一步的详细说明。
[0028]需要说明的是，在下述的【具体实施方式】中，在详述本发明的实施方式时，为了清楚地表示本发明的结构以便于说明，特对附图中的结构不依照一般比例绘图，并进行了局部放大、变形及简化处理，因此，应避免以此作为对本发明的限定来加以理解。
[0029]在以下本发明的【具体实施方式】中，请参阅图1，图1是本发明一种半导体器件的利记博彩app的流程图。同时，请参阅图2?图7，图2?图7是本发明一较佳实施例中根据图1的方法制作一种半导体器件的工艺结构示意图。图2?图7中形成的器件结构，可与图1中的各步骤相对应。如图1所示，本发明的一种半导体器件的利记博彩app，包括以下步骤:
[0030]如框01所示，步骤SOl:提供一半导体衬底，在所述衬底上依次形成栅极介电材料层和作为伪栅极材料层的非晶硅、多晶硅双层叠层。
[0031]请参阅图2。首先，在半导体衬底I上沉积一栅极介电材料层2。作为可选的实施方式，栅极介电材料层2可以是高介电常数(高k)介质层或氧化物层，并在后续用来形成栅极介电层。进一步地，根据工艺需要，栅极介电材料层2还可以具有阻挡层等。
[0032]接着，在栅极介电材料层上依次沉积一非晶硅层3和一多晶硅层4。非晶硅层3和多晶硅层4形成作为伪栅极材料层的双层叠层结构，并将在后续用来形成伪栅极。其中，作为可选的实施方式，所述非晶硅层3可通过CVD的方法直接沉积形成。也可以先沉积一多晶硅层，然后，通过离子注入方式对沉积的多晶硅层进行非晶化，来得到所需的非晶硅层3。
[0033]作为进一步可选的实施方式，所述非晶硅、多晶硅双层叠层3、4的总厚度范围为300 ?100A0
[0034]当采用离子注入方式对沉积的多晶硅层进行非晶化，来得到所需的非晶硅层3时，可以利用光阻作为保护层，只对器件的PMOS区域沉积的所述多晶硅层通过离子注入方式进行非晶化，以仅在PMOS区域形成所需的非晶硅层。
[0035]作为优选，所述非晶硅层3的厚度应不小于100A，以确保其在后续经退火处理后产生足够的体积膨胀。
[0036]如框02所示，步骤S02:对所述伪栅极材料层和栅极介电材料层进行图形化，以形成伪栅极和栅极介电层，然后，在所述伪栅极两侧形成侧墙。
[0037]请参阅图3。接下来，可采用公知的各种方式，例如光刻和刻蚀工艺，对伪栅极材料层3、4和栅极介电材料层2进行图形化。作为一可选实施例，可在伪栅极材料层3、4上沉积一硬质掩膜层，例如SiN(图略)，然后通过光刻技术，将图形转移到SiN上，再经干法刻蚀形成所需