一种FinFET器件及其制造方法
【技术领域】
[0001]本发明涉及半导体制造工艺，具体而言涉及一种具有沟道凹槽的FinFET器件及其制造方法。
【背景技术】
[0002]鳍式场效应晶体管(FinFET)是用于22nm及以下工艺节点的先进半导体器件，其可以有效控制器件按比例缩小所导致的难以克服的短沟道效应。
[0003]现有的制作FinFET的工艺通常包括下述步骤:首先，在硅基体上形成一掩埋氧化物层以制作绝缘体上硅(SOI)结构；接着，在所述绝缘体上硅结构上形成一硅层，所述硅层可以是单晶硅或者多晶硅；然后，图形化所述硅层，并蚀刻经图形化的所述硅层以形成FinFET的鳍片(Fin)。接下来,可以在Fin的两侧形成栅极,并在Fin的两端形成锗娃应力层，以提升栅极下方的Fin中的沟道区的载流子迁移率。由于Fin通常具有较大的深宽比且栅极搭接在Fin的两侧和顶部，因此，在在Fin的两端形成的锗硅应力层的应力并不容易施加给栅极下方的Fin中的沟道区。为了解决这一问题，现有的解决方案是提高锗硅应力层中的锗的含量。但是，这需要精确控制外延生长锗硅应力层时的工艺参数，由此增加生产成本，控制精度常常存在偏差。
[0004]因此，需要提出一种方法，以解决上述问题。
【发明内容】
[0005]针对现有技术的不足，本发明提供一种FinFET器件的制造方法，包括:提供形成有掩埋氧化物层的半导体衬底，在所述掩埋氧化物层上形成有鳍片，在所述鳍片的顶部形成有硬掩膜层；在所述鳍片的两侧和顶部形成牺牲栅极材料层；去除所述牺牲栅极材料层两侧的硬掩膜层，并在露出的所述鳍片上形成锗硅应力层；沉积并研磨层间介电层，以覆盖所述锗硅应力层和所述掩埋氧化物层并露出所述牺牲栅极材料层的顶部；去除所述牺牲栅极材料层的同时，蚀刻部分所述鳍片，以在所述硬掩膜层的下方形成沟道凹槽。
[0006]进一步，形成所述鳍片和位于所述鳍片的顶部的硬掩膜层的步骤包括:在所述掩埋氧化物层上依次沉积构成所述鳍片的硅层和所述硬掩膜层；在所述硬掩膜层上形成具有所述鳍片的图案的光刻胶层；以所述光刻胶层为掩膜，依次蚀刻所述硬掩膜层和所述硅层，形成所述鳍片和位于所述鳍片的顶部的硬掩膜层；通过灰化去除所述光刻胶层。
[0007]进一步，采用湿法蚀刻实施去除所述牺牲栅极材料层两侧的硬掩膜层，采用选择性外延生长工艺形成所述锗硅应力层。
[0008]进一步，采用干法蚀刻去除所述牺牲栅极材料层。
[0009]进一步，采用干法蚀刻或湿法蚀刻形成所述沟道凹槽。
[0010]进一步，所述干法蚀刻的蚀刻气体为以HBr为基础的蚀刻气体，所述湿法蚀刻的腐蚀液为四甲基氢氧化铵。
[0011]进一步，所述沟道凹槽的深度为l_4nm，形成所述沟道凹槽的过程中，所述鳍片的高度不变。
[0012]进一步，形成所述沟道凹槽之后，还包括下述步骤:形成高k介电层，填充所述沟道凹槽的同时，覆盖所述掩埋氧化物层和所述硬掩膜层；形成金属栅极，覆盖所述高k介电层和所述层间介电层；执行化学机械研磨直至露出所述层间介电层时终止。
[0013]进一步，所述金属栅极包括自下而上依次层叠的功函数设定金属层、阻挡层和金属栅极材料层。
[0014]本发明还提供一种采用上述制造方法中的任一方法制造的FinFET器件。
[0015]根据本发明，通过形成所述沟道凹槽来增强所述锗硅应力层施加于沟道区的应力，避免通过提升所述锗硅应力层的锗含量来增强所述应力所存在的精度控制问题，使所述鳍片具有完全耗尽型器件的特性。
【附图说明】
[0016]本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的原理。
[0017]附图中:
[0018]图1A-图1E为根据本发明示例性实施例的方法依次实施的步骤所分别获得的器件的俯视图；
[0019]图2A-图2E为分别对应于图1A-图1E的沿着栅极的走向得到的器件的示意性剖面图；
[0020]图3为根据本发明示例性实施例的方法依次实施的步骤的流程图。
【具体实施方式】
[0021]在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。
[0022]为了彻底理解本发明，将在下列的描述中提出详细的步骤，以便阐释本发明提出的具有沟道凹槽的FinFET器件及其制造方法。显然，本发明的施行并不限定于半导体领域的技术人员所熟习的特殊细节。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。
[0023]应当理解的是，当在本说明书中使用术语“包含”和/或“包括”时，其指明存在所述特征、整体、步骤、操作、元件和/或组件，但不排除存在或附加一个或多个其他特征、整体、步骤、操作、元件、组件和/或它们的组合。
[0024][示例性实施例]
[0025]参照图1A-图1E和图2A-图2E，其中示出了根据本发明示例性实施例的方法依次实施的步骤所分别获得的器件的俯视图和对应的沿着栅极的走向得到的器件的示意性剖面图。
[0026]首先，如图1A和图2A所示，提供半导体衬底100，半导体衬底100的构成材料可以采用未掺杂的单晶硅、掺杂有杂质的单晶硅等。在本实施例中，半导体衬底100的构成材料选用单晶硅。
[0027]接下来，在半导体衬底100上依次沉积掩埋氧化物层101、硅层和硬掩膜层103。在本实施例中，所述沉积为低压化学气相沉积(LPCVD)、等离子体增强化学气相沉积(PECVD)、超高真空化学气相沉积(UHVCVD)、快速热化学气相沉积(RTCVD)、物理气相沉积(PVD )、原子层沉积(ALD )和分子束外延(MBE )中的一种。在本实施例中，掩埋氧化物层101是硅氧化物层；硅层是单晶硅，其表面晶向为〈110〉、〈100〉或其它晶向，用以形成FinFET器件的鳍片(Fin);硬掩膜层103的材料优选氮化娃。
[0028]接下来，图形化硬掩膜层103和硅层以形成鳍片102，其步骤包括:在硬掩膜层103上形成具有鳍片102的图案的光刻胶层；以所述光刻胶层为掩膜，依次蚀刻硬掩膜层103和硅层，形成鳍片102 ;通过灰化去除所述光刻胶层。
[0029]接着，如图1B和图2B所示，在鳍片102的两侧和顶部形成牺牲栅极材料层104，作为示例，牺牲栅极材料层104的材料包括多晶硅或无定形碳，优选多晶硅。形成牺牲栅极材料层104的方法为本领域所公知，在此不再加以赘述。
[0030]接下来，去除牺牲栅极材料层104两侧的硬掩膜层103，并在露出的鳍片102上形成锗硅应力层105。在本实施例中，采用湿法蚀刻实施所述去除，采用选择性外延生长工艺形成锗硅应力层105，所述选择性外延生长工艺可以采用低压化学气相沉积(LPCVD)、等离子体增强化学气相沉积(PECVD)、超高真空化学气相沉积(UHVCVD)、快速热化学气相沉积(RTCVD)和分子束外延(MBE)中的一种。
[0031]接着，如图1C和图2C所示，沉积层间介电层106，覆盖牺牲栅极材料层104、锗硅应力层105和掩埋氧化物层101。在本实施例中，所述沉积为低压化学气相沉积(LPCVD)、等离子体增强化学气相沉