半导体结构及其制造方法
【技术领域】
[0001]本发明是有关于一种半导体结构及其制造方法，且特别是有关于一种高密度的半导体结构及其制造方法。
【背景技术】
[0002]存储装置是使用于许多产品之中，例如MP3播放器、数码相机、计算机档案等等的储存元件中。随着存储器制造技术的进步，对于存储装置的需求也趋向较小的尺寸、较大的存储容量。因应这种需求，是需要制造高元件密度的存储装置。
[0003]设计者开发一种提高存储装置密度的方法是使用三维叠层存储装置，以达到更高的存储容量，同时降低每一比特的成本。因此，发展出低制造成本三维结构集成电路存储器，包括可靠度高、极小的存储元件且改善与邻近具有栅极结构的存储单元的叠层。
【发明内容】
[0004]本发明是有关于一种半导体结构及其制造方法，其制造方法简单且具有更佳的稳定性。
[0005]根据本发明的一方面，提出一种半导体结构，包括一第一叠层结构。第一叠层结构包括一第一叠层部、至少一第二叠层部及至少一第三叠层部。第一叠层部沿着一第一方向设置。第二叠层部连接第一叠层部并沿着一第二方向设置，第二方向垂直该第一方向。第三叠层部连接第一叠层部且沿着第一方向与第二叠层部交替排列。第三叠层部在第二方向上的宽度小于第二叠层部在第二方向上的宽度。
[0006]根据本发明的另一方面，提出一种半导体结构，包括一第一叠层结构以及一第二叠层结构。第一叠层结构包括一第一叠层部、至少一第二叠层部及至少一第三叠层部。第二叠层部垂直于第一叠层部。第三叠层部垂直于第一叠层部，且与第二叠层部交替排列。第二叠层结构面对第一叠层结构，第二叠层结构包括一第四叠层部、至少一第五叠层部及至少一第六叠层部。第四叠层部平行于第一叠层部。第五叠层部垂直连接于第四叠层部，且对应于第三叠层部。第六叠层部垂直连接于第四叠层部，且对应于第二叠层部。
[0007]根据本发明的另一方面，提出一种半导体结构的制造方法，包括以下步骤。交错叠层多个半导体层与绝缘层，半导体层是通过绝缘层互相分开。图案化半导体层与绝缘层，以形成一衬底叠层结构，衬底叠层结构包括至少一第一通孔。在第一通孔中填入导电材料。刻蚀衬底叠层结构，以形成一第一叠层结构与至少一衬底导电条。第一叠层结构包括一第一叠层部、至少一第二叠层部及至少一第三叠层部。第一叠层部沿着一第一方向设置，第二叠层部与第三叠层部垂直于第一叠层部，且在第一方向上交错排列。第三叠层部在一第二方向上的宽度小于第二叠层部在第二方向上的宽度，第二方向垂直该第一方向。形成一介电元件于第一叠层结构上。刻蚀部分衬底导电条，以形成至少一第二通孔与至少一第一导电条，使第一导电条位于第二叠层部的一端。形成多个第二导电条与多个导电岛于第一叠层结构上，其中两个相邻的导电岛彼此可具有一间距，使相邻的两个导电岛彼此不会接触。
[0008]为了对本发明的上述及其他方面有更佳的了解，下文特举实施例，并配合所附图式，作详细说明如下:
【附图说明】
[0009]图1A绘示本发明实施例的半导体结构的部分立体图。
[0010]图1B绘示本发明实施例的半导体结构的俯视图。
[0011]图1C为图1B的半导体结构沿B-B’线所绘制的剖面图。
[0012]图2至图9B绘示本发明的半导体结构的一制造实施例。
[0013]【符号说明】
[0014]100:半导体结构
[0015]1:第一叠层结构
[0016]11:第一叠层部
[0017]111:第一上表面
[0018]112:第二上表面
[0019]113:第三上表面
[0020]12:第二叠层部
[0021]121:第一端
[0022]122:第二端
[0023]123:第一侧面
[0024]124:第二侧面
[0025]13:第三叠层部
[0026]133:第三侧面
[0027]134:第四侧面
[0028]2:第二叠层结构
[0029]24:第四叠层部
[0030]25:第五叠层部
[0031]26:第六叠层部
[0032]31:第一导电线
[0033]32:第二导电线
[0034]35:导电岛
[0035]351:导电岛的上表面
[0036]36:凹部
[0037]361:凹部的上表面
[0038]40:介电元件
[0039]41:半导体条纹
[0040]42:绝缘条纹
[0041]4:半导体层
[0042]6:绝缘层
[0043]51:第一通孔
[0044]52:第二通孔
[0045]61:导电材料
[0046]62:衬底导电条
[0047]63:有机介电材料
[0048]71:图案化掩模层
[0049]711:开口
[0050]91:衬底叠层结构
[0051]A1、A2、A3、A4:部分区域
[0052]B-B’、C-C’、D-D’:剖面线
[0053]D1、D2、D3、D4:间距
[0054]L2、L3、L5、L6:宽度
[0055]X、Y、Z:坐标轴
【具体实施方式】
[0056]以下系参照所附图式详细叙述本发明的实施例。图式中相同的标号系用以标示相同或类似的部分。需注意的是，图式系已简化以利清楚说明实施例的内容，图式上的尺寸比例并非按照实际产品等比例绘制，因此并非作为限缩本发明保护范围之用。
[0057]图1A绘示本发明实施例的半导体结构100的部分立体图。图1B绘示本发明实施例的半导体结构100的俯视图。为了便于理解本发明的技术内容，图1A是绘示图1B中Al区域的部分立体图。
[0058]如图1Α、图1B所示，本发明实施例的半导体结构100，包括一第一叠层结构I。第一叠层结构I包括一第一叠层部11、至少一第二叠层部12及至少一第三叠层部13。第一叠层部11沿着一第一方向设置，在本实施例中，第一方向例如是沿着X轴的方向。第二叠层部12连接第一叠层部11并沿着一第二方向设置，第二方向垂直第一方向。在本实施例中，第二方向例如是沿着Y轴的方向，也就是说，第二叠层部12垂直于第一叠层部11。第三叠层部13连接第一叠层部11且沿着第一方向与第二叠层部12交替排列，也就是说，第三叠层部13也垂直于第一叠层部11。第三叠层部13在第二方向上的宽度L3小于第二叠层部12在第二方向上的宽度L2。
[0059]在本实施例中，第一叠层结构I包括多个第二叠层部12与多个第三叠层部13，此些第二叠层部12与第三叠层部13在第一方向上具有一第一间距D1，也就是说，此些第二叠层部12与第三叠层部13在第一方向上彼此的间距皆相等。
[0060]在一实施例中,第二叠层部12具有一第一端121与一第二端122,第二端122相对于第一端121，且第二叠层部12的第一端连接第一叠层部11。半导体结构I也可包括至少一第一导电线31，第一导电线31设置于第二叠层部12的第二端122。
[0061]在本实施例中，半导体结构I更包括一第二叠层结构2，第二叠层结构2面对第一叠层结构1，且第二叠层结构2具有与第一叠层结构I类似的结构。第二叠层结构2包括一第四叠层部24、至少一第五叠层部25及至少一第六叠层部26。第四叠层部24沿着第一方向(X轴)设置，也就是说，第四叠层部24平行于第一叠层部11。第五叠层部25连接第四叠层部24并沿着第二方向(Y轴)设置，也就是说，第五叠层部25垂直连接于第四叠层部24。第六叠层部26连接第四叠层部24且沿着第一方向与第五叠层部25交替排列，也就是说，第六叠层部26垂直连接于第四叠层部24。
[0062]第二叠层结构2与第一叠层结构I类似，其第六叠层部26在第二方向上的宽度L6小于第五叠层部25在第二方向上的宽度L5。在一实施例中，至少一第一导电线31可设置于第五叠层部25的一端。第五叠层部26与第六叠层部25在第一方向上具有一第二间距D2，第二间距D2实质上等于第一间距Dl。
[0063]要注意的是，为了方便检视半导体结构100的内部结构，图1A仅绘示出部分的第二叠层结构2。如图1B所不,在本实施例中，第五叠层部25系对应于第三叠层部13,第六叠层部26系对应于第二叠层部12。在一实施例中，第一导电线31与第三叠层部13之间具有一第三间距D3，第一导电线31与第六叠层部26之间具有一第四间距D4，第三间距D3与第四间距D4实质上相等。由于第一叠层结构I与第二叠层结构2具有类似的结构，以下是以第一叠层结构I进行说明。
[0064]在一实施例中，半导体结构100更包括一介电元件40 (未绘示于图1B)，介电元件40形成于第一叠层部11、第二叠层部12与第三叠层部13上。类似地，介电元件40也形成于第四叠层部24、第五叠层部25与第六叠层部26上。
[0065]在本实施例中，第一叠层部11具有一第一上表面111。第二叠层部12具有一第二上表面112、一第一侧面123与一第二侧面124，第二侧面124与第一侧面123相对。第三叠层部13具有一第三上表面113、一第三侧面133与一第四侧面134，第四侧面134与第三侧面133相对,且第三侧面133面对第二侧面124，第四侧面134面对第一侧面123。介电兀件40可设置于第一上表面111、第二上表面112、第三上表面113、第一侧面123、第二侧面124、第三侧面133与第四侧面134上。
[0066]介电元件40可具有单一介电材料。于一实施例中，介电元件40是用作反熔丝存储层且是由反熔丝材料所构成，举例来说，可包括氧化物或氮化物，例如是氧化硅、氮化硅。于另一实施例中，介电元件40是具有由多个不同介电材料(包括例如氧化物例如氧化硅、或氮化物例如氮化硅)所构成的多层结构，例如为一 ONO的多层结构。于一实施例中，介电元件40是用作电荷储存层。在另一实施例中，介电元件40可具有0Ν0Ν0结构，可作为电荷储存层或隧穿介电层。
[0067]图1C为图1B的半导体结构100沿B-B’线所绘制的剖面图。如图1A?图1C所不，本发明实施例的半导体结构100可包括多个导电岛35,导电岛35设置于介电兀件40上。在本实施例中，导电岛35可设置于第二叠层部12与第三叠层部13之间。更详细地说，导电岛35可位于第二上表面112、第一侧面123、第二侧面124、第三侧面133与第四侧面134上。导电岛35的上表面351彼此对齐且相邻的两个导电岛35彼此分离。同样地，导电岛35可设置于第二叠层结构2的第五叠层部25与第六叠层部26之间。
[0068]在本实施例中，导电岛35可具有多个凹部36，这些凹部36的上表面361彼此对齐。由于凹部3