鳍宽依赖性降低的soi finfet的利记博彩app
【专利说明】鳍宽依赖性降低的SOI FINFET
[0001]本发明涉及半导体技术的领域。更具体地将，它涉及finfet (鳍式场效晶体管)晶体管的领域。更具体地讲，涉及一种用于使finfet晶体管极化的方法和对应结构。
[0002]半导体技术追随着减小诸如金属线、电阻器、二极管、晶体管等的集成元件的尺寸的不变趋势。尺寸的减小使得单个集成电路内能够有更多器件，从而向用户提供更高级的功能。然而，现代半导体技术的极小尺寸使得越来越难以不仅进一步减小它们而且精确地控制它们。
[0003]具体地讲，在finfet晶体管的领域，在处理鳍宽低于(例如)20纳米的晶体管时，在整个晶片内或者甚至单个芯片内得到鳍宽的单一精确值在技术上相当复杂。具体地讲，对于使用这种小尺寸的技术，通过双图案化来限定鳍的宽度，这种技术导致在晶片上鳍宽的一系列值。这里，finfet旨在是具有垂直侧壁或具有倾斜侧壁的finfet或者双栅finfeto
[0004]然而，finfet的阈值电压VT取决于鳍的宽度。晶体管的关断电流也取决于阈值电压VTo因此，如果在整个晶片上鳍宽不是单一公共值，而是一系列值，则随着鳍宽变化，关断电流将随晶体管不同而显著改变，从而引起关断电流值的差异(spread)。
[0005]鉴于该问题而作出本发明，本发明的目的是提供一种即使在鳍宽存在值的分布的情况下，也使得能够控制晶体管的阈值电压VT，进而降低关断电流的差异的技术。
[0006]本发明可涉及一种使至少第一 finfet晶体管和第二 finfet晶体管极化的方法，其中，所述第一 finfet晶体管的鳍宽可大于所述第二finfet晶体管的鳍宽(Wl)，并且所述第一 finfet晶体管和所述第二 finfet晶体管均可具有背栅，并且所述方法可包括将相同的第一电压施加在所述第一 finfet晶体管的背栅上和所述第二 finfet晶体管的背栅上，以减小所述第一 finfet晶体管的关断电流值与所述第二 finfet晶体管的关断电流值之间的差异。另外，本发明可涉及一种包括第一 finfet晶体管和第二 finfet晶体管的半导体结构，其中，所述第一 finfet晶体管的鳍宽可大于所述第二 finfet晶体管的鳍宽，并且所述第一 finfet晶体管和所述第二 finfet晶体管均可具有背栅，并且其中，所述第一 finfet晶体管的背栅和所述第二 finfet晶体管的背栅连接到单个第一电压源，以减小所述第一finfet晶体管的关断电流值与所述第二 finfet晶体管的关断电流值之间的差异。
[0007]这提供了这样的有益效果:可利用简单且鲁棒的设计减小关断电流差异。
[0008]在一些实施方式中，所述方法还可包括使至少第三finfet晶体管和第四finfet晶体管极化，其中，所述第三finfet晶体管的鳍宽可大于所述第四finfet晶体管的鳍宽，并且所述第三finfet晶体管和所述第四finfet晶体管均可具有背栅，并且所述方法可包括将相同的第二电压施加在所述第三finfet晶体管的背栅上和所述第四finfet晶体管的背栅上，以减小所述第三finfet晶体管的关断电流值与所述第四finfet晶体管的关断电流值之间的差异。类似地，对应半导体结构至少还可包括第三finfet晶体管和第四finfet晶体管，其中，所述第三finfet晶体管的鳍宽可大于所述第四finfet晶体管的鳍宽，并且所述第三finfet晶体管和所述第四finfet晶体管均可具有背栅，并且其中，所述第三finfet晶体管的背栅和所述第四finfet晶体管的背栅可连接到单个第二电压源，以减小所述第三finfet晶体管的关断电流值与所述第四finfet晶体管的关断电流值之间的差异。
[0009]在一些实施方式中，第一 finfet晶体管和第二 finfet晶体管均可为NMOS型晶体管。另外，在一些实施方式中，第三finfet晶体管和第四finfet晶体管均可为PMOS型晶体管。此外，在一些实施方式中，第一电压和第二电压可具有相反的极性。
[0010]这提供了这样的有益效果:可利用简单且鲁棒的设计针对NMOS和PMOS型晶体管二者实现关断电流差异的减小。另外，可仅利用两个校正电压值在包括NMOS和PMOS晶体管二者的整个晶片上实现所述减小。
[0011]在一些实施方式中，finfet晶体管中的任一个可以是具有垂直侧壁的finfet或者具有倾斜侧壁的finfet或者双栅finfet中的任一个。
[0012]现在将利用有利实施方式并参照附图通过示例更详细地描述本发明。所描述的实施方式仅是可能配置，然而其中，各个特征可如上所述彼此独立地实现，或者可被省略，或者可在不同的实施方式之间组合。向图中所示的相同元件提供相同的标号。与不同图中所示的相同元件有关的描述部分可被省略。附图中:
[0013]图1A、图2A和图3A示意性地示出根据本发明的实施方式的finfet的三维图；
[0014]图1B、图2B和图3B分别示意性地示出图1A、图2A和图3A的finfet的剖视图；
[0015]图4A至图4B示意性地示出根据本发明的实施方式的相对于施加在其背栅上的电压，较小宽度的finfet的行为；
[0016]图5A至图5B示意性地示出根据本发明的实施方式的相对于施加在其背栅上的电压，较大宽度的finfet的行为；
[0017]图6A和图6B示意性地示出根据本发明的实施方式的相对于是否存在施加在其背栅上的电压，finfet的关断电流对电压特性。
[0018]现在将参照图1A描述根据本发明的实施方式的finfet 1000。
[0019]可从图1A看出，finfet 1000包括栅极1100、漏极1200、源极1300以及在栅极下面的硅沟道区域1400。硅沟道区域1400通过绝缘层1700与栅极分离。在硅沟道区域1400内，靠近绝缘层1700的层充当沟道，以用于传导沟道载流子。
[0020]如上所述，硅沟道区域或鳍的宽度Wl可大约为20nm或更小。finfet 1000被实现在至少将硅沟道区域1400与下面的半导体层1600分离的绝缘层1500上。具体地讲，半导体层1600可用作硅沟道区域1400的背栅1600，而栅极1100可用作硅沟道区域1400的前栅 IlOO0
[0021]半导体层1600可以是(例如)硅，而绝缘层1500或1700可以是(例如)Si02，或者尤其是，1700可以是高k介电层。在这种情况下，finfet 1000可被实现在所谓的绝缘体上娃(SOI)晶片上。然而，本发明不限于此，finfet可利用将使得finfet 1000能够具有经受至少两个栅极的影响的硅沟道区域1400的任何技术来实现。此外，在图1A中，漏极1200、源极1300和硅沟道区域1400被表示成在绝缘层1500的顶部上的隔离材料块。对于本领域技术人员而言将清楚的是，这仅是为了易于表示，也可通过适当地掺杂对应区域来在绝缘层1500的顶部上的半导体层(未示出)上实现那些元件。类似地，利用特定形状表示了栅极1100。然而本发明不限于此，栅极1100可实现成任何形状，只要前栅1100通过在至少两面交叠硅沟道区域1400来实现finfet即可。
[0022]图1B示意性地示出栅极1100下方的硅沟道区域1400的多个另选剖视图。具体地讲，finfet 1000对应于图1A的finfet 1000，其中栅极1100环绕硅沟道区域1400并且具有围绕它的垂直壁。Finfet 1000A是图1A的finfet 1000的另选实现方式，其中栅极1100的壁环绕硅沟道区域1400但是倾斜。Finfet 1000B也是另选实现方式，其中栅极1100具有两个独立的壁1100A和1100B，各个壁在硅沟道区域1400的一侧，从而实现双栅finfeto
[0023]图2A和图3A对应于图1A，其中，进一步示出了剖面A-A’和B-B’。图2B和图3B是图2