用于具有多个半导体器件层的半导体结构的系统和方法
【技术领域】
[0001]本发明总的来说涉及半导体器件，更具体地，涉及具有多个半导体器件层的半导体结构。
【背景技术】
[0002]集成电路(“1C”)可以包括一种或多种类型的半导体器件，诸如N沟道MOSFET(“NM0S”)器件、P沟道MOSFET (“PM0S”)器件、双极结型晶体管(“BJT”)器件、二极管器件以及电容器器件等。对于半导体设计师而言，不同类型的器件存在不同的设计考虑。IC还可以包括具有不同电路功能的电路，诸如具有模拟功能、逻辑功能和存储功能的1C。
【发明内容】
[0003]根据本文所描述的教导，提供了用于具有多个半导体器件层的半导体结构的系统和方法。在一个示例中，提供了在不同半导体器件层上具有不同电路功能的多层半导体器件结构。半导体结构包括在块状衬底上所制造的第一半导体器件层。第一半导体器件层包括用于实施第一电路功能的第一半导体器件。第一半导体器件层包括不同材料的图案化顶面。半导体结构进一步包括在绝缘体上半导体(“SOI”)衬底上所制造的第二半导体器件层。第二半导体器件层包括用于实施第二电路功能的第二半导体器件。第二电路功能不同于第一电路功能。包括连接在第一半导体器件层的图案化顶面和SOI衬底的底面之间的接合表面。SOI衬底的底面经由接合表面结合至第一半导体器件层的图案化顶面。
[0004]优选地，第一电路功能和所述第二电路功能选自包括ESD保护功能、逻辑电路功能、存储电路功能、I/o电路功能、模拟电路功能、无源器件功能和BJT器件功能的组。
[0005]优选地，在第一半导体器件层和第二半导体器件层中的一个上仅制造一种类型的器件，并且在第一半导体器件层和第二半导体器件层中的另一个上仅制造另一类型的器件。
[0006]优选地，一种类型的器件包括平面器件并且所述另一类型的器件包括非平面器件。优选地，非平面器件包括FinFET器件。
[0007]优选地，一种类型的器件包括PMOS器件并且另一类型的器件包括NMOS器件。
[0008]优选地，一种类型的器件包括无源器件并且另一类型的器件包括有源器件。
[0009]优选地，接合表面包括粘合层。
[0010]优选地，该半导体结构还包括:在绝缘体上半导体(“SOI”)衬底上所制造的第三半导体器件层，第三半导体器件层包括用于执行第三电路功能的第三半导体器件，其中，第三电路功能不同于第一电路功能和第二电路功能。
[0011]优选地，在第一半导体器件层上仅制造一种类型的器件，在第二半导体器件层上仅制造第二类型的器件，并且在第三半导体器件层上仅制造第三类型的器件。
[0012]在另一示例中，提供了在不同半导体器件层上制造具有不同电路功能的多层半导体器件结构的方法。该方法包括提供块状衬底并且在块状衬底上制造第一半导体器件层。第一半导体器件层包括用于执行第一电路功能的第一半导体器件。第一半导体器件层包括不同材料的图案化顶面。该方法进一步包括将绝缘体上半导体(“SOI”)衬底的底面接合至图案化顶面并且在SOI衬底上制造第二半导体器件层。第二半导体器件层包括用于执行第二电路功能的第二半导体器件。第二电路功能不同于第一电路功能。该方法进一步包括将第一半导体器件的部件与第二半导体器件的部件互连。
[0013]优选地，从包括ESD保护功能、逻辑电路功能、存储电路功能、I/O电路功能、模拟电路功能、无源器件功能和BJT器件功能的组中选择第一电路功能和第二电路功能。
[0014]优选地，在第一半导体器件层和第二半导体器件层中的一个上仅制造一种类型的器件，并且在第一半导体器件层和第二半导体器件层中的另一个上仅制造另一类型的器件。
[0015]优选地，一种类型的器件包括平面器件并且另一类型的器件包括非平面器件。
[0016]优选地，非平面器件包括FinFET器件。
[0017]优选地，一种类型的器件包括PMOS器件并且另一类型的器件包括NMOS器件。
[0018]优选地，一种类型的器件包括无源器件并且另一类型的器件包括有源器件。
[0019]优选地，该方法还包括:提供连接在第一半导体器件层的图案化顶面和SOI衬底的底面之间的接合表面。
[0020]优选地，该方法还包括:将第二 SOI衬底接合在第二半导体器件层的图案化顶面上；以及在第二 SOI衬底上制造第三半导体器件层，第三半导体器件层包括用于执行第三电路功能的第三半导体器件，其中，第三电路功能不同于第一电路功能和第二电路功能。
[0021]优选地，在第一半导体器件层上仅制造一种类型的器件，在第二半导体器件层上仅制造第二类型的器件，并且在第三半导体器件层上仅制造第三类型的器件。
【附图说明】
[0022]图1A是可以在多层半导体结构中实施的示例性电路10的示意图；
[0023]图1B是示例性多层半导体结构20的框图；
[0024]图2至图5是示出用于生成多层半导体器件结构的示例性方法的程序流程图；
[0025]图6A至图24是示出在多层半导体结构制造期间的半导体结构的示例性状态的示图；
[0026]图25A和图25B是示出附加的示例性多层半导体结构的示图。
【具体实施方式】
[0027]图1A是可以在多层半导体结构中实施的示例性电路10的示意图。示例性电路10具有执行两种电路功能的两个部件，ESD保护电路12和逻辑主电路14。ESD保护电路12保护逻辑主电路14以防止由于施加给逻辑主电路14的输入端的静电荷或者突变电压/电流噪声/脉冲所导致的损害。逻辑主电路14执行电路10的反相器逻辑功能。在该示例中，ESD保护电路12包括二极管，并且逻辑主电路14包括连接在一起作为反相器的PMOS晶体管和NMOS晶体管。
[0028]图1B是示例性多层半导体结构20的框图。多层半导体结构20包括两个半导体器件层。第一半导体层22在块状(bulk)衬底上形成并且第二半导体层24在绝缘体上半导体(“SOI”)衬底上形成。
[0029]可以在第一半导体层22的块状衬底上实施图1A的ESD保护电路12并且可以在第二半导体层24的SOI衬底上实施图1A的逻辑主电路14。因为ESD保护电路12的二极管是垂直结型器件并且可以通过N+和P阱注入的平面结构来实施，所以ESD保护电路12适用于制造在块状衬底上，并因此适用于在第一半导体层22中实施。因为逻辑主电路14的反相器由两个MOSFET构成并且MOSFET是适用于FinFET SOI结构的表面电荷反相器件，所以逻辑主电路14适用于在第二半导体SOI层24上实施。因此，可以在多器件层结构20中实施具有ESD保护电路12和逻辑主电路14的两种电路功能的示例性电路10，其中两种不同的电路功能在不同的半导体器件层上制造。
[0030]图2是示出用于制造具有两个半导体器件层的多层半导体结构的示例性方法的程序流程图。提供用于第一层的块状半导体衬底(操作100)。在一些实施例中，块状衬底可以包括:元素半导体，包括晶体结构、多晶结构或者非晶结构的硅或锗；化合物半导体，包括碳化硅、砷化镓、磷化镓、磷化铟、砷化铟和锑化铟；合金半导体，包括SiGe、GaAsP,AlInAs, AlGaAs, GaInAs, GaInP和GaInAsP ;任何其他合适的材料；或者其组合。在一些实施例中，块状衬底可以包括P型材料，并且在其他实施例中，块状衬底可以包括η型材料。衬底可以包括隔离区、掺杂区和/或其他部件。
[0031]在块状衬底上制造第一半导体器件层(操作102)。第一半导体器件层可以包括第一类型的器件或者实施特定功能的器件。可以使用包括光刻、蚀刻、清洁、化学机械抛光/平坦化(“ CMP ”)、薄膜沉积、热工艺(例如，掺杂、活化/表面钝化/材料加固)、外延以及材料填充等的合适工艺来制造第一半导体层。例如，光刻工艺可以包括形成光刻胶层(抗蚀剂)、将抗蚀剂曝光为图案、执行曝光后烘焙工艺以及对抗蚀剂进行显影以形成掩模元件。然后，掩模元件可以用于蚀刻工艺中。可以使用反应离子蚀刻(“RIE”)和/或其他合适工艺来实施蚀刻。第一半导体器件层制造出图案化的顶面。
[0032]在制造第一半导体器件层上的器件以后，提供第二半导体衬底并且将该第二半导体衬底接合至第一半导体器件层的图案化顶面(操作104)。第二半导体衬底包括绝缘体上半导体(“SOI”)衬底。SOI衬底的绝缘体底面使用粘合剂层接合至第一半导体层的顶面。在一些实施例中，对绝缘体的接合表面和第一半导体层的图案化表面进行处理，以清净、清除多余微粒，并且使表面具有疏水性或者吸水性。在处理表面以后，将含有第一半导体层的晶圆和含有SOI衬底的晶圆对准。在对准以后，通过接触和按压工艺来接合多层。范德华力(Van der Waals force)会使第二半导体层的底部和第一半导体层的顶部之间的界面处的原子键合在一起(该过程可以包括一些等离子体强化技术)。此外，可以应用热步骤，以增强原子在界面处的键合。可对生成的半导体结构施加平坦化工艺或者CMP工艺，以将第二半导体层的厚度减小至要求的厚度(例如，5至20nm，第二器件的沟道厚