在整体隔离的或局部隔离的衬底上形成的应变栅极全包围半导体器件的利记博彩app
【专利说明】在整体隔离的或局部隔离的衬底上形成的应变栅极全包围半导体器件
技术领域
[0001]本发明的实施例涉及半导体器件领域，具体而言，涉及在整体隔离的或局部隔离的衬底上形成的应变栅极全包围半导体器件。
【背景技术】
[0002]近几十年来，集成电路中部件的规模缩小是日益增长的半导体工业背后的驱动力。向越来越小的部件的规模缩小实现了功能单元在半导体芯片的有限基板面上增大的密度。例如，收缩晶体管尺寸允许在芯片上包含增大数量的存储器件，导致制造出具有增大容量的产品。但对于更大容量的驱策并非没有问题。优化每一个器件的性能的必要性变得日益显著。
[0003]在集成电路器件的制造中，诸如三栅晶体管的多栅晶体管随着器件尺寸不断缩小而变得更为普遍。在传统工艺中，通常在体硅衬底或者绝缘体上硅结构衬底上制造三栅晶体管。在一些情况下，体硅衬底由于其成本较低，并且因为它们实现了不太复杂的三栅制造工艺而是优选的。在其他情况下，绝缘体上硅结构衬底由于三栅晶体管的改进的短沟道性能为而是优选的。
[0004]借助整体隔离或局部隔离而形成的绝缘体上硅结构衬底也可以用于制造栅极全包围器件。已经尝试了许多不同技术来制造这种三维隔离沟道器件。但在这种半导体器件的绝缘形成领域中仍需要显著的改进。
[0005]另一方面，已经尝试了许多不同技术来改进晶体管的迁移率。但在对于半导体器件的电子和/或空穴迁移率改进的领域中仍需要显著的改进。
【附图说明】
[0006]图1A和IB示出了在制造半导体器件的方法中的不同操作的横截面图。
[0007]图2A-2C示出了根据本发明的实施例的制造半导体器件的方法中的不同操作的横截面视图。
[0008]图3A示出了根据本发明的实施例的基于纳米线的半导体结构的三维横截面图。
[0009]图3B示出了根据本发明的实施例的沿a-a’轴的图3A的基于纳米线的半导体结构的横截面沟道图。
[0010]图3C示出了根据本发明的实施例的沿b-b’轴的图3A的基于纳米线的半导体结构的横截面间隔体图。
[0011]图4A-4J示出了根据本发明的实施例的制造半导体器件的方法中的不同操作的横截面图。
[0012]图5A-5J示出了根据本发明的实施例的制造半导体器件的另一个方法中的不同操作的横截面图。
[0013]图6A-6G示出了根据本发明的实施例的制造半导体器件的另一个方法中的不同操作的横截面图。
[0014]图7示出了根据本发明的实施例的一个实现方式的计算设备。
【具体实施方式】
[0015]将描述在整体的或局部的隔离衬底上所形成的应变栅极全包围半导体器件。在以下说明中，阐述了多个特定细节，例如特定集成和材料状况，以便提供对本发明的实施例的透彻理解。对于本领域技术人员来说，显然，本发明的实施例的实践可以无需这些特定细节。在其他实例中，没有说明诸如集成电路设计布局的公知的特征，以免不必要地使得本发明的实施例模糊不清。而且，应当理解，附图中所示的不同实施例是说明性表示，不一定按照比例绘制。
[0016]本发明的一个或多个实施例涉及在半导体器件制造过程中使用或包括底切(UC)控制层。例如，底切控制层可以用于累积在下鳍状物氧化物(UFO)或绝缘体上硅结构(SOI)或绝缘体上硅锗结构FIN形成中的应变，以实现例如增强的沟道应变形成。基于UFO的结构可以称为与下层衬底局部隔离，而基于SOI的结构可以称为与下层衬底整体隔离。本发明的实施例适合于这种局部隔离的和整体隔离的结构。在一个或多个特定实施例中，为外延结构形成保留外延种子层。在随后的工艺操作中可以保留或者稍后去除外延种子层。
[0017]总体上，本文所述的解决方案适合于使得局部隔离的或整体隔离的器件应变。可以由整体隔离(SOI)或局部隔离(UFO)来实现或得到隔离，其中，在任一情况下，都将居间绝缘层布置在沟道区与下层体半导体衬底之间。例如借助下鳍状物氧化物(UFO)、隐埋氧化物形成(BOX)或者替换电介质来制造居间电介质层，或者它可以包括在起始衬底中。
[0018]也许具体而言，本发明的一个或多个实施例涉及集成的栅极全包围器件。因而，本文说明了高性能、低漏电晶体管技术方案。本文还专注于在将相同的沟道材料用于NMOS和PMOS时同时增大电子与空穴迁移率的困难。使用应变解决方案、高迁移率沟道方案或者高迁移率沟道取向可以增强器件性能。
[0019]本文所述的方案可以用于处理半导体器件的沟道材料中载流子迁移率的问题。例如，在实施例中，为FIN结构提供了未掺杂硅(Si)材料沟道。在基于S12的衬底上形成SiFIN，以利用完全未掺杂的沟道(例如无subFIN漏电)和最小的栅极引发漏极漏电(GIDL)或结漏。但典型地，不能在S12隐埋层上外延生长Si。而且，如果将UFO技术用于在FIN下形成氧化物层，或者如果使用SOI晶圆，那么就会使得用以将应变传递给沟道区的源极或漏极(S/D)应激子的累积(例如，用于使硅沟道区应变的外延SiGe)复杂化。例如，按照由于外延生长的应激子可能不能成核并生长在氧化物顶上因而不能露出S12隐埋层(或UFO或SiGeOI)的限制，禁止使用底切工艺(例如去除起始的S/D材料)。因而，在具有隐埋氧化物的绝缘FIN上累积最大可获得S/D引起的应变是极具挑战性的。
[0020]用以累积外延沟道应变区的传统方案可以包括执行浅底切以留下布置在局部或整体隐埋氧化物上的薄Si层(或者其他外延成核层)，以便实现外延应激子成核。这个方案可能不是最佳的，因为考虑到S/D外延体积有限，会有可能减小引起的应变的任何容量。此外，使用这个受控的底切技术会不允许外延材料为了在所制造的器件的尖端区域中生长的累积，否则的话，它会产生用于最大应力传递的与沟道区极为接近的应变特征。
[0021]为了举例说明使用传统方案的以上确认的问题，图1A和IB示出了在制造半导体器件的方法中的不同操作的横截面图。参考图1A，半导体结构100包括诸如硅层之类的半导体基体106，被布置在诸如整体绝缘层或局部绝缘层之类的绝缘层104上，所述绝缘层104位于诸如体娃衬底之类的衬底102上。具有掩|旲110和间隔体112的诸如多晶娃占位栅极电极的栅极电极108布置在半导体基体106上。参考图1B，半导体基体106露出的部分凹陷以形成凹陷区114。凹陷区114减小了半导体基体106的厚度，但没有露出下部绝缘层104。凹陷区114为外延成核提供了位置，用于例如随后的源极与漏极应激子形成。例如，随后可以在半导体基体106的凹陷区114上生长硅锗(SiGe)，以便向栅极电极108下方的半导体基体106的沟道区提供应力。
[0022]然而，再次参考图1B，由于在区域114中必须保留一部分半导体基体，以便提供成核位置(它不能由绝缘层104提供)，仅可以得到浅凹陷。另外，在半导体基体106栅极电极108下方的部分很少或没有底切，否则的话，它会允许与半导体基体106的有效沟道区极为接近的外延区的形成。因而，浅凹陷和最小底切会阻碍在栅极电极108下被允许的外延体积的范围，有可能限制传递到沟道区的应力的量。
[0023]因而，一个或多个实施例涉及通过实施蚀刻停止层(例如，其中隐埋SiGe)来实现在UFO/SiGeOI FIN上应变的累积，蚀刻停止层是牺牲性的，并且随后可以被去除以提供栅极全包围和/或触点全包围结构。以下更详细地说明牺牲底切蚀刻停止层或牺牲顶部缓冲层在沟道和/或S/D区中的沉积及其去除。
[0024]为了举例说明以上的解决方案，图2A-2C示出了根据本发明的实施例的制造半导体器件的方法中的不同操作的横截面图。参考图2A，半导体结构200包括诸如硅层的半导体基体206，布置在诸如硅锗蚀刻停止层的底切蚀刻停止层205上。底切蚀刻停止层205布置在诸如体硅衬底的衬底202上的诸如整体绝缘层或局部绝缘层之类的绝缘层204上。具有掩模210和间隔体212的诸如多晶硅占位栅极电极的栅极电极208布置在半导体基体206上。参考图2B，去除半导体基体206露出的部分，以露出底切蚀刻停止层205的部分214。底切蚀刻停止层205的部分214防止了下部绝缘层204的露出。而且，由于可以将过蚀刻工艺用于去除半导体基体206的部分，可以得到底切在栅极电极208下方的区域215。
[0025]底切蚀刻停止层205的部分214还为外延成核提供了位置，例如用于随后的源极和漏极应激子形成。例如，如图2C所示的，随后可以相邻于半导体基体206的剩余部分，在底切蚀刻停止层205的部分214上生长诸如硅锗(SiGe)外延区的外延区216。可以包含外延区216以向半导体基体206在栅极电极208下方的沟道区提供应力。
[0026]尽管图2A-2C示出了在本发明的一个或多个实施例中包括的概念，但更为精细的方案也可以用于制造得益于使用底切蚀刻停止层的半导体器件。例如，在图2A-2C中，在形成半导体基体层(例如层206)之前，已经形成了居间绝缘层(例如层215)(对于以下相关于图6A-6G说明的工艺方案也是同样的情况)。在其他实施例中，例如以下相关于图4A-4J和5A-5J说明的工艺方案的情况，在半导体基体形成之后形成居间绝缘层。而且，在图2A-2C中，在使得半导体基体层凹陷之前形成栅极电极或占位电极。但在其他实施例中，例如以下相关于图4A-4J、5A-5J和6A-6G说明的工艺方案的情况，在使得半导体基体层凹陷之后制造栅极电极，使得能够形成栅极全包围半导体器件。
[0027]再次参考图2A-2C，通过将隐埋半导体层用作蚀刻停止，于是可以设计底切处理，以使得体积和栅