3d集成电路及其形成方法
【技术领域】
[0001]本发明一般地涉及半导体技术领域，更具体地，涉及3D集成电路及其形成方法。
【背景技术】
[0002]在晶圆与晶圆接合技术中，已经开发出了各种方法以将两个封装组件(诸如晶圆)接合至一起。可利用的接合方法包括熔融接合、共晶接合、直接金属接合、混合接合等等。在熔融接合中，晶圆的氧化物表面接合至另一个晶圆的氧化物表面或硅表面。在共晶接合中，两种共晶材料放置在一起，并且施加特定的压力和温度。在不同的条件下，共晶材料熔化。当熔化的共晶材料凝固时，晶圆接合至一起。在直接金属与金属接合中，两个金属焊盘在升高的温度下彼此挤压，金属焊盘的互相扩散导致金属焊盘的接合。在混合接合中，两个晶圆的金属焊盘通过直接金属与金属接合来彼此接合，并且两个晶圆其中之一的氧化物表面接合至另一个晶圆的氧化物表面或硅表面。
[0003]先前开发的接合方法具有它们的缺点。例如，对于熔融接合而言，需要额外的电连接件将接合晶圆互连。共晶接合的精确性较低，并且可能存在由于接合金属的熔化所导致的金属挤压。直接的金属与金属接合的产量也较低。在混合接合中，金属焊盘具有比接合的晶圆表面上的介电层更高的热膨胀系数(CTE)。这会导致介电层接合的问题。例如，如果金属焊盘的膨胀体积小于金属焊盘的凹陷体积，则金属焊盘之间的接合会分层。相反，如果金属焊盘的膨胀体积明显大于凹陷体积，则介电层之间的接合会分层。
【发明内容】
[0004]为了解决现有技术中所存在的缺陷，根据本发明的一方面，一种集成电路结构，包括:第一封装组件，包括:非多孔介电层，具有第一孔隙率；多孔介电层，位于所述非多孔介电层上方并与所述非多孔介电层接触，其中，所述多孔介电层的第二孔隙率高于所述第一孔隙率；第一接合焊盘，穿透所述非多孔介电层和所述多孔介电层；以及第一介电势垒层，位于所述多孔介电层上方并且与所述多孔介电层接触，其中，通过所述第一介电势垒层而暴露所述第一接合焊盘，所述第一介电势垒层具有平坦顶面，并且所述第一接合焊盘的第二平坦顶面高于所述第一介电势垒层的底面。
[0005]该集成电路结构进一步包括:第二封装组件，与所述第一封装组件接合，其中，所述第二封装组件包括:第二接合焊盘，通过金属与金属接合与所述第一接合焊盘接合；以及第二介电势垒层，与所述第一介电势垒层接合。
[0006]在该集成电路结构中，所述第二孔隙率介于大约5%和大约40%之间。
[0007]在该集成电路结构中，所述多孔介电层的介电常数小于大约3.8。
[0008]在该集成电路结构中，所述接合焊盘的竖直边缘从所述第一介电势垒层连续地延伸到所述非多孔介电层的底面。
[0009]在该集成电路结构中，所述第一介电势垒层包括无机介电材料。
[0010]在该集成电路结构中，所述第一介电势垒层包括有机介电材料。
[0011]根据本发明的另一方面，提供了一种集成电路结构，包括:第一管芯，包括:顶部金属间介电层(MD)，包括低k介电材料；顶部金属部件，位于所述顶部MD中；蚀刻停止层，位于所述顶部金属部件和所述顶部MD上方；非多孔介电层，位于所述蚀刻停止层上方并与所述蚀刻停止层接触；多孔介电层，位于所述非多孔介电层上方并与所述非多孔介电层接触；第一介电势垒层，位于所述多孔介电层上方；和第一接合焊盘，从所述第一介电势垒层的顶面延伸到所述顶部金属部件；以及第二管芯，包括:第二接合焊盘，与所述第一接合焊盘接合；和第二介电势鱼层，与所述第一介电势鱼层接合。
[0012]在该集成电路结构中，所述非多孔介电层由非掺杂硅酸盐玻璃(USG)或氧化硅形成。
[0013]在该集成电路结构中，所述多孔介电层包括低k介电材料。
[0014]在该集成电路结构中，所述第一介电势垒层包括氮氧化硅。
[0015]在该集成电路结构中，所述第一介电势垒层包括基于硅氧烷的聚合物。
[0016]在该集成电路结构中，所述第一接合焊盘包括从所述第一介电势垒层的顶面连续地延伸至所述顶部金属部件的导电势垒层。
[0017]在该集成电路结构中，所述第一接合焊盘包括:导电势垒层；以及含铜材料，位于所述导电势垒层上方。
[0018]根据本发明的又一方面，提供了一种方法，包括:形成第一管芯，包括:在顶部金属部件上方形成非多孔介电层；形成位于所述非多孔介电层上方并与所述非多孔介电层接触的多孔介电层；在所述多孔介电层上方形成第一介电势垒层；蚀刻所述非多孔介电层和所述多孔介电层以形成开口，其中通过所述开口而暴露所述顶部金属部件；用金属材料填充所述开口，以在所述开口中形成第一接合焊盘；以及将所述第一管芯接合至第二管芯，其中所述第一接合焊盘接合至所述第二管芯中的第二接合焊盘，并且所述第一介电势垒层接合至所述第二管芯中的第二介电势垒层。
[0019]在该方法中，形成所述第一介电势垒层包括:在形成所述接合焊盘之前，形成覆盖式介电势垒层，并且在所述蚀刻步骤中对所述覆盖式介电势垒层进行图案化以形成所述第一介电势垒层。
[0020]在该方法中，形成所述第一介电势垒层包括:在形成所述接合焊盘之后，形成覆盖式介电势垒层；以及执行光刻以使所述覆盖式介电势垒层图案化并形成所述第一介电势垒层。
[0021]在该方法中，将所述第一管芯接合至所述第二管芯包括:在升高的温度下执行预接合；对所述第一管芯和所述第二管芯进行固化；并且对所述第一管芯和所述第二管芯执行热退火。
[0022]在该方法中，当执行所述接合时，所述第一管芯是未切割的第一晶圆的一部分，所述第二管芯是未切割的第二晶圆的一部分，并且所述方法还包括:在所述接合之后，从所述第一晶圆和所述第二晶圆上切割所述第一管芯和所述第二管芯。
[0023]在该方法中，在相同光刻工艺中蚀刻所述非多孔介电层和所述多孔介电层。
【附图说明】
[0024]为了更完全地理解实施例及其优点，现在将结合附图所进行的以下描述作为参考，其中:
[0025]图1至图5是根据一些示例性实施例形成第一封装组件的中间阶段的横截面视图；
[0026]图6至图9是根据可选实施例形成第一封装组件的中间阶段的横截面视图；
[0027]图10示出了根据可选实施例的第二封装组件的横截面视图；以及
[0028]图11示出了根据一些示例性实施例的两个封装组件的接合的横截面视图。
【具体实施方式】
[0029]在下文中详细地讨论了本公开内容的不同实施例的制作和使用。然而，应当理解，实施例提供了可以在广泛的特定背景下实施的很多适用的构思。讨论的特定实施例是说明性的，并且不限制本公开内容的范围。
[0030]根据不同的示例性实施例提供了包括混合接合的封装件和形成这种封装件的方法。示出了形成这种封装件的中间阶段。讨论了实施例的变型例。在各个附图和所有的说明性的实施例，相同的附图标记用于指示相同的元件。
[0031]图1至图5示出了根据一些实施例形成封装组件的中间阶段的横截面视图。参照图1，示出了封装组件100。封装组件100可以包括器件晶圆、封装晶圆、中介层晶圆等。在实施例中，封装组件100包括器件晶圆，封装组件100包括可以是例如硅衬底的半导体衬底102。诸如碳化硅衬底、锗化硅衬底和II1-V族化合物半导体衬底的其它半导体衬底也是可用的。有源器件104可以形成在衬底102的表面上，并且可以包括例如晶体管。金属线和通孔106形成在介电层108中，该介电层108可以包括层间介电层(ILD)、金属间介电(MD)层、钝化层等。在一些实施例中，ILD层和IMD层可以是低k介电层，该低k介电层具有小于预定值的介电常数(k值)，诸如小于大约3.5、小于大约3.0、小于大约2.5等。介电层108可以包括介电常数(k值)等于或大于3.8的非低k介电材料。金属导线106 (包括金属线和通孔)可以包括铜、铝、镍、钨或其合金。金属线和通孔106使有源器件104互连，并且使有源器件104电连接到上面的金属部件112。
[0032]在可选实施例中，封装组件100是其中没有有源器件的中介层晶圆。根据一些实施例，封装组件100可以包括或可以不包括无源器件(未示出)，诸如电阻器、电容器、电感器、变压器等。
[0033]在又一可选实施例中，封装组件100是封装衬底。在一些实施例中，封装组件100是层压封装衬底，其中导线106嵌入示意性示出的层压介电层108中。在可选实施例中，封装组件100是组合封装衬底，该组合封装衬底包括芯体(未示出)和建立在芯体的相对侧上的导线(由轨道106来表示)。组合封装衬底的芯体包括纤维层(未示出)和穿过纤维层的金属部件(未示出)，其中，通过金属部件互连导线。通过芯体中的导电部件来互连导线 106。
[0034]在封装组件100是器件晶圆、中介层晶圆、封装衬底等的不同实施