芯片堆叠半导体封装件及其制造方法
【专利说明】芯片堆叠半导体封装件及其制造方法
[0001]本申请要求在2013年10月16日提交到韩国知识产权局的第10_2013_0123599号韩国专利申请的权益，该韩国专利申请的公开通过引用被全部包含于此。
技术领域
[0002]发明构思涉及一种半导体封装件和/或一种制造该半导体封装件的方法，例如，涉及一种包括彼此堆叠的多个芯片的芯片堆叠半导体封装件和/或一种制造该芯片堆叠半导体封装件的方法。
【背景技术】
[0003]半导体产业指以低成本来制造具有紧凑的设计、多功能、高储存容量和高可靠性的半导体装置为目标的公司的集合。可以实现这些目标的一项重要的技术就是半导体封装技术。在半导体封装技术中，提出了将包括彼此堆叠的多个芯片的芯片堆叠半导体封装件作为用来实现这些目标的方法。
【发明内容】
[0004]发明构思提供一种可以通过堆叠多个芯片而具有紧凑的设计、多功能和高储存容量的芯片堆叠半导体封装件。
[0005]发明构思还提供一种以低成本制造芯片堆叠半导体封装件的方法。
[0006]根据发明构思的示例实施例，提供有一种芯片堆叠半导体封装件，所述芯片堆叠半导体封装件包括:第一芯片，具有第一前表面、第一后表面以及位于第一前表面上的第一连接构件，第一后表面与第一前表面背对；第二芯片，具有第二前表面、第二后表面、第二连接构件以及电连接到第二连接构件的第一硅通孔(TSV)，第二后表面与第二前表面背对，第二连接构件位于第二前表面上；第一密封构件，位于第一前表面与第二前表面之间，第一密封构件填充第一连接构件与第二连接构件之间的空间，第一芯片的第一连接构件和第二芯片的第二连接构件相对于彼此对称。
[0007]第一密封构件可以位于第一连接构件与第二连接构件之间的连接部分上，第一密封构件还位于第二芯片的侧表面上。
[0008]芯片堆叠半导体封装件还可包括位于第二芯片的第二后表面上的第三连接构件。第三连接构件将第一芯片和第二芯片连接到主芯片和板基底中的一个。芯片堆叠半导体封装件还可包括电连接到第三连接构件和至少一个第三芯片的第四连接构件。
[0009]芯片堆叠半导体封装件还可包括位于第三芯片的第三后表面上的第五连接构件。芯片堆叠半导体封装件还可包括填充第三连接构件与第四连接构件之间的空间的第二密封构件。第二密封构件可以位于第三连接构件与第四连接构件之间的连接部分上，第二密封构件可以位于第三芯片的侧表面上。
[0010]第一芯片的尺寸可以大于或等于第二芯片的尺寸。第一芯片的厚度可以大于或等于第二芯片的厚度。
[0011]第一芯片的第一后表面和侧表面可以被暴露。第二芯片的侧表面可以被暴露。
[0012]第一密封构件可以是底部填充件、粘附剂和成型构件中的至少一个。
[0013]根据发明构思的示例实施例，提供一种芯片堆叠半导体封装件，所述芯片堆叠半导体封装件包括:第一芯片，包括具有第一前表面和与第一前表面背对的第一后表面的第一主体层和形成在第一前表面上的第一连接构件；第二芯片，包括具有第二前表面和与第二前表面背对的第二后表面的第二主体层、在第二主体层中的第一硅通孔(TSV)、位于第二前表面上以面对第一前面的第二连接构件以及位于第二芯片的第二后表面上的第三连接构件，第二连接构件电连接到第一 TSV，第三连接构件电连接到第一 TSV ;第一密封构件，位于第一前表面与第二前表面之间，第一密封构件填充第一连接构件与第二连接构件之间的空间。
[0014]芯片堆叠半导体封装件还包括:至少一个第三芯片，位于第二芯片的第二后表面上，第三芯片包括具有第三前表面和与第三前表面背对的第三后表面的第三主体层、位于第三主体层中的第二 TSV以及位于第三前表面上以面对第二后表面并电连接到第三连接构件的第四连接构件；第二密封构件，位于第二后表面与第三前表面之间，第二密封构件填充第三连接构件与第四连接构件之间的空间，第一芯片的第一连接构件与第二芯片的第二连接构件相对于彼此对称。
[0015]第一 TSV和第二 TSV分别完全地穿过第二主体层和第三主体层。
[0016]第一 TSV和第二 TSV分别部分地穿过第二主体层和第三主体层，多层布线图案通过绝缘层绝缘，并位于第一 TSV和第二 TSV上，多层布线图案电连接到第一 TSV和第二 TSV。
[0017]第五连接构件可以位于第三芯片的第三后表面上。第五连接构件将第一芯片至第三芯片连接到主芯片和板基底中的一个。
[0018]第一密封构件可以位于第一连接构件与第二连接构件之间的连接部分上，第一密封构件位于第二芯片的侧表面上，第二密封构件位于第三连接构件与第四连接构件之间的连接部分上，第二密封构件位于第三芯片的侧表面上。
[0019]第一芯片的厚度可以大于或等于第三芯片的厚度。
[0020]第一芯片的第一后表面和侧表面可以被暴露,第二芯片和第三芯片中的每个的侧表面可以被暴露。
[0021]根据发明构思的另一个示例实施例，提供一种制造芯片堆叠半导体封装件的方法，所述方法包括:制备基体晶圆，基体晶圆包括多个第一芯片，所述多个第一芯片中的每个具有第一前表面、与第一前表面背对的第一后表面以及位于第一前表面上的第一连接构件；制备多个第二芯片，所述多个第二芯片中的每个具有第二前表面、与第二前表面背对的第二后表面、位于第二前表面上的第二连接构件；在所述多个第一芯片上堆叠所述多个第二芯片，使得第二连接构件电连接到第一前表面与第二前表面之间的第一连接构件；通过利用第一密封构件来密封形成在基体晶圆上的所述多个第二芯片；在所述多个第二芯片中的每个中形成电连接到第二连接构件的第一硅通孔(TSV);将形成在基体晶圆上的所述多个第一芯片和所述多个第二芯片分离，其中，所述多个第一芯片中的每个的第一连接构件和所述多个第二芯片中的每个的第二连接构件相对于彼此以对称的方式布置。
[0022]在形成第一 TSV之后，所述方法还可包括在所述多个第二芯片中的每个的第二后表面上形成连接到第一 TSV的第三连接构件。
[0023]所述方法还可包括将至少一个第三芯片附着到所述多个第二芯片中的每个，其中，所述至少一个第三芯片中的每个具有第三前表面、与第三前表面背对的第三后表面以及位于第三前表面上的第四连接构件，第四连接构件电连接到第二后表面与第三前表面之间的第三连接构件。
[0024]所述方法还可包括:利用第二密封构件密封所述至少一个第三芯片；形成电连接到第三连接构件的第二 TSV，第二 TSV位于所述至少一个第三芯片中。
[0025]将所述多个第一芯片和第二芯片分离的方法包括切割基体晶圆以在所述多个第二芯片中的每个的侧表面上形成第一密封构件。
[0026]将所述多个第一芯片和第二芯片分离的方法可包括切割晶圆以暴露多个第二芯片中的每一个的侧表面。
[0027]根据发明构思的另一示例实施例，提供一种制造芯片堆叠半导体封装件的方法，所述方法包括:制备基体晶圆，基体晶圆包括多个第一芯片，所述多个第一芯片中的每个具有第一前表面、与第一前表面背对的第一后表面以及位于第一前表面上的第一连接构件；制备多个第二芯片，所述多个第二芯片中的每个具有第二前表面、与第二前表面背对的第二后表面、位于第二前表面上的第二连接构件以及位于所述多个第二芯片的每个中的第一硅通孔(TSV)，第一 TSV电连接到第二连接构件；在所述多个第一芯片上堆叠所述多个第二芯片，使得第一连接构件和第二连接构件相对于彼此对称；将第二连接构件电连接到第一前表面与第二前表面之间的第一连接构件；通过利用第一密封构件来密封所述多个第二芯片；在所述多个第二芯片中的每个的第二后表面上形成第三连接构件，第三连接构件连接到第一 TSV;将至少一个第三芯片附着到所述多个第二芯片中的每个，所述至少一个第三芯片具有第三前表面、与第三前表面背对的第三后表面、位于第三前表面上的第四连接构件以及连接到第四连接构件的第二 TSV，第二 TSV将第四连接构件电连接到第二后表面与第三前表面之间的第三连接构件；利用第二密封构件来密封所述至少一个第三芯片；将所述多个第一芯片、所述多个第二芯片和所述至少一个第三芯片分离。
[0028]将所述多个第一芯片、所述多个第二芯片和所述至少一个第三芯片分离的方法可包括切割基体晶圆以在所述多个第二芯片的侧表面和所述至少一个第三芯片的侧表面上形成第一密封构件和第二密封构件。
[0029]将所述多个第一芯片、所述多个第二芯片和所述至少一个第三芯片分离的方法可包括切割基体晶圆以暴露所述多个第二芯片和所述至少一个第三芯片中的每个的侧表面。
【附图说明】
[0030]通过下面结合附图的详细描述，将更清楚地理解发明构思的示例实施例，在附图中:
[0031]图1至图13是用来说明根据发明构思的示例实施例的制造芯片堆叠半导体封装件的方法和通过利用该方法制造的芯片堆叠半导体封装件的视图；
[0032]图14和图15是用来说明根据发明构思的示例实施例的制造第二芯片的方法的剖视图；
[0033]图16和图17是用来说明根据发明构思的另一示例实施例的制造芯片堆叠半导体封装件的方法和通过利用该方法制造的芯片堆叠半导体封装件的剖视图；
[0034]图18至图23是用来说明根据发明构思的另一示例实施例的制造芯片堆叠半导体封装件的方法和通过利用该方法制造的芯片堆叠半导体封装件的剖视图；
[0035]图24和图25是用来说明根据发明构思的另一示例实施例的制造芯片堆叠半导体封装件的方法和通过利用该方法制造的芯片堆叠半导体封装件的剖视图；
[0036]图26是用来说明根据发明构思的另一示例性实施例的制造芯片堆叠半导体封装件的方法和通过利用该方法制造的芯片堆叠半导体封装件的剖视图；
[0037]图27是用来说明根据发明构思的另一示例性实施例的制造芯片堆叠半导体封装件的方法和通过利用该方法制造的芯片堆叠半导体封装件的剖视图；
[0038]图28是用于用来说明根据发明构思的另一示例实施例的制造芯片堆叠半导体封装件的方法和通过利用该方法制造的芯片堆叠半导体封装件的剖视图；
[0039]图29至图32C是用来说明根据发明构思的另一示例实施例的制造芯片堆叠半导体封装件的方法和通过利用该方法制造的芯片堆叠半导体封装件的剖视图；
[0040]图33和图34是用来说明根据发明构思的另一示例实施例的制造芯片堆叠半导体封装件的方法和通过利用该方法制造的芯片堆叠半导体封装件的剖视图；
[0041]图35和图36是用来说明根据发明构思的示例实施例的制造在制造芯片堆叠半导体封装件的方法中使用的第二芯片的方法的剖视图；
[0042]图37A至图37F是用来说明根据发明构思的另一示例实施例的制造在制造芯片堆叠半导体封装件的方法中使用的第二芯片的方法的剖视图；
[0043]图38是用来说明根据发明构思的另一示例实施例的制造在制造芯片堆叠半导体封装件的方法中使用的第二芯片的方法的剖视图；
[0044]图39A和图39B是示出根据发明构思的一些示例实施例的芯片堆叠半导体封装件的剖视图；
[0045]图40是示出根据发明构思的另一示例实施例的芯片堆叠半导体封装件的剖视图；
[0046]图41是示出根据发明构思的另一示例实施例的芯片堆叠半导体封装件的剖视图；
[0047]图42是示出根据发明构思的另一示例实施例的芯片堆叠半导体封装件的剖视图；
[0048]图43是示出根据发明构思的示例实施例的包括芯片堆叠半导体封装件的存储卡的框图；以及
[0049]图44是示出根据发明构思的另一示例实施例的包括芯片堆叠半导体封装件的电子系统的框图。
【具体实施方式】
[0050]如这里使用的，术语“和/或”包括一个或多个相关所列项目的任意和所有组合。当诸如“……中的至少一个(种)”的表述在一列元件之后时，修饰的是整列元件而不是修饰该列元件中的单个元件。
[0051 ] 现在将参照附图更充分地描述发明构思，在附图中示出了发明构思的示例实施例。
[0052]在下文中，现在将参照附图更充分地描述发明构思，在附图中示出了发明构思的元件。然而，发明构思可以以许多不同的形式实施，并且不应该被解释为局限于在这里阐释的示例实施例。相反，提供示例实施例，使得本公开将是彻底的且完整的，且将把发明构思的范围充分传达给本领域普通技术人员。此外，为了清楚和便于说明起见，夸大了附图中每个层的厚度或尺寸。
[0053]将理解的是，当诸如层、区域或基底的元件被称作在另一元件“上”、“连接到”或“结合到”另一元件时，该元件可以直接在另一元件上、直接连接到或直接结合到所述另一元件，或者可以存在中间元件。相反，当元件被称作“直接在”另一元件或层“上”、“直接连接到”或“直接结合到”另一元件或层时，不存在中间元件。同样的附图标记始终指示同样的元件。
[0054]将理解的是，虽然术语第一、第二、第三等在这里可用于描述各种构件、部件、区域、层和/或部分，但是这些构件、部件、区域、层和/或部分不应该受这些术语的限制。这些术语仅用于将一个构件、部件、区域、层或部分与另一构件、部件、区域、层或部分区分开来。因此，在不脱离示例实施例教导的情况下，下面讨论的第一构件、第一部件、第一区域、第一层或第一部分可被称为第二构件、第二部件、第二区域、第二层或第二部分。
[0055]为了便于描述，在这里可使用如“在…上方”、“上面的”、“在…之下”、“在……下方”、“下面的”等的空间相对术语来描述如在附图中所示的一个元件与另一个元件的关系。将理解的是，空间相对术语意在包含除了在附图中描述的方位之外的装置在使用或操作中的不同方位。例如，如果附图中的装置被翻转，则描述为“在”其它元件“下面”或“下方”的元件随后将被定位为“在”其它元件“上方”。因此，示例性术语“在…上方”可包括“在…上方”和“在…下方”两种方位。装置可被另外地定位(旋转90度或在其它方位处)，并相应地解释在这里使用的空间相对描述。
[0056]在这里使用的术语仅为了描述具体实施例的目的，并不意在成为示例实施例的限制。如在这里使用的，除非上下文另外清楚地表明，否则单数形式的“一个(种)”和“所述(该)”也意在包括复数形式。还将理解的是，这里使用的术语“包含”和/或“包括”说明存在所述特征、整体、步骤、操作、构件、组件和/或它们的组，但不排除存在或附加一个或更多个其它特征、整体、步骤、操作、构件、组件和/或它们的组。
[0057]在这里参照示例实施例的示意图的剖视图来描述示例实施例。如此,预料到示图的形状将出现由例如制造技术和/或公差导致的变化。因此，示例实施例不应该被解释为局限于在这里示出的区域的具体形状，而是可以包括由于例如制造导致的形状偏差。下面的实施例可以被实现为一个或更多个实施例中的一个或其组合。
[0058]图1至图13是用来说明根据发明构思的示例实施例的制造芯片堆叠半导体封装件的方法和通过利用该方法制造的芯片堆叠半导体封装件的视图。图1、图3以及图5至图13是剖视图，图2和图4是平面图。
[0059]参照图1和图2，制备包括多个第一芯片100的基体晶圆10。通过以晶圆级同时形成多个第一芯片100来完成基体晶圆10。
[0060]在基体晶圆10中，用CRl表示第一芯片区域的尺寸。第一芯片区域的尺