一种FinFET结构及其制造方法
【技术领域】
[0001]本发明涉及一种半导体器件及其制造方法，具体地，涉及一种FinFET结构及其制造方法。
技术背景
[0002]随着半导体器件的尺寸按比例缩小，出现了阈值电压随沟道长度减小而下降的问题，也即，在半导体器件中产生了短沟道效应。为了应对来自半导体涉及和制造方面的挑战，导致了鳍片场效应晶体管，即FinFET的发展。
[0003]沟道穿通效应(Channel punch-through effect)是场效应晶体管的源结与漏结的耗尽区相连通的一种现象。当沟道穿通，就使源/漏间的势垒显著降低，则从源往沟道即注入大量载流子，并漂移通过源-漏间的空间电荷区、形成一股很大的电流；此电流的大小将受到空间电荷的限制，是所谓空间电荷限制电流。这种空间电荷限制电流是与栅压控制的沟道电流相叠加的，因此沟道穿通将使得通过器件的总电流大大增加；并且在沟道穿通情况下，即使栅电压低于阈值电压，源-漏间也会有电流通过。这种效应是在小尺寸场效应晶体管中有可能发生的一种效应，且随着沟道宽度的进一步减小，其对器件特性的影响也越来越显著。
[0004]在FinFET中，通常采用对沟道下方的鳍片部分进行重掺杂来抑制沟道穿通效应。目前通用的掺杂方法是离子注入形成所需重掺杂区，然而，离子注入的深度难以精确控制，同时会对沟道表面造成损伤，为了消除损伤，通常会在沟道表面形成一层薄氧化层，增加了工艺复杂度。
[0005]为了解决上述问题，本发明提供了一种新型FinFET沟道掺杂方法，即在衬底上形成鳍片后，在半导体结构上淀积一层硼硅玻璃或磷硅玻璃，利用退火使硼硅玻璃或磷硅玻璃中的杂质原子扩散进入沟道而形成所需重掺杂区域。相比于现有技术，本发明在降低了沟道穿通效应影响的同时，有效地减小了工艺复杂度。
【发明内容】
[0006]本发明提供了一种FinFET制造方法，在降低了沟道穿通效应影响的同时，有效地减小了工艺复杂度。具体的，所述FinFET制造方法，包括:
[0007]a.提供衬底；
[0008]b.在所述衬底上形成鳍片；
[0009]c.在所述半导体结构上淀积掺杂材料层；
[0010]d.在所述半导体结构上形成第一浅沟槽隔离结构；
[0011]e.去除未被第一浅沟槽隔离结构覆盖的掺杂材料层；
[0012]f.退火，在所述鳍片中部沟道内形成掺杂区域；
[0013]g.在所述半导体结构上形成第二浅沟槽隔离结构；
[0014]h.在所述鳍片两端部分分别形成源区、漏区以及在所述鳍片中部形成栅极结构。
[0015]其中，所述第一浅沟槽隔离结构顶部距离鳍片顶部20?60nm，所述第二浅沟槽隔离结构的厚度至少等于沟道宽度的一半。
[0016]其中，所述掺杂材料层为硼硅玻璃或磷硅玻璃。其中，对于N沟道器件，所述掺杂材料层为硼娃玻璃；对于P沟道器件，所述掺杂材料层为磷娃玻璃。
[0017]其中，所述掺杂区域的最高掺杂浓度为lel8cm_3?lel9cm_3。
[0018]相应的，本发明还提供了一种FinFET结构，包括:
[0019]衬底；
[0020]位于所述衬底上的鳍片；
[0021]覆盖所述鳍片中部的栅极结构；
[0022]位于所述衬底上方，鳍片两侧的第一浅沟槽隔离；
[0023]位于所述鳍片两侧，第一浅沟槽隔离与衬底之间的掺杂材料层；
[0024]覆盖所述掺杂材料层的第二浅沟槽隔离结构；
[0025]覆盖所述浅沟槽隔离的层间介质层；
[0026]位于鳍片下部以及衬底表面的掺杂区域；
[0027]其中，所述掺杂材料层与第二浅沟槽隔离结构顶部平齐。
[0028]其中，所述第一浅沟槽隔离结构顶部距离鳍片顶部20?60nm，所述第二浅沟槽隔离结构的厚度至少等于沟道宽度的一半。
[0029]其中，所述掺杂材料层为硼硅玻璃或磷硅玻璃。其中，对于N沟道器件，所述掺杂材料层为硼娃玻璃；对于P沟道器件，所述掺杂材料层为磷娃玻璃。
[0030]其中，所述掺杂区域的最高掺杂浓度为lel8cm_3?lel9cm_3。
[0031]通过采用本发明中的FinFET沟道掺杂方法，即在衬底上形成鳍片后，在半导体结构上淀积一层硼硅玻璃或磷硅玻璃，利用退火使硼硅玻璃或磷硅玻璃中的杂质原子扩散进入沟道而形成所需重掺杂区域，有效的在降低了沟道穿通效应影响的同时，减小了工艺复杂度。
【附图说明】
[0032]图1和图7示意性地示出形成根据本发明的制造半导体鳍片的方法各阶段半导体结构的三维等角图。
[0033]图2、图3、图4、图5和图6示意性地示出形成根据本发明的制造半导体鳍片的方法各阶段半导体结构的剖面图。
【具体实施方式】
[0034]如图7所示，本发明提供了一种FinFET结构,包括:
[0035]衬底100 ；
[0036]位于所述衬底100上的鳍片200 ；
[0037]覆盖所述鳍片中部的栅极结构；
[0038]位于所述衬底100上方，鳍片200两侧的第一浅沟槽隔离结构400 ；
[0039]位于所述鳍片200两侧，第一浅沟槽隔离结构400与衬底100之间的掺杂材料层300 ；
[0040]覆盖所述第一浅沟槽隔离结构400的第二浅沟槽隔离结构600 ；
[0041]覆盖所述第二浅沟槽隔离结构600的层间介质层700 ；
[0042]位于鳍片200下部以及衬底100上表面的掺杂区域500 ；
[0043]其中，所述掺杂材料层300与第二浅沟槽隔离结构600底部平齐。
[0044]其中，所述第一浅沟槽隔离结构400顶部距离鳍片200顶部20?60nm，所述第二浅沟槽隔离结构600的厚度等于沟道宽度的一半。
[0045]在FinFET中，通常采用对沟道下方的鳍片部分进行重掺杂来抑制沟道穿通效应。目前通用的掺杂方法是离子注入形成所需重掺杂区，然而，离子注入的深度难以精确控制，同时会对沟道表面造成损伤，为了消除损伤，通常会在沟道表面形成一层薄氧化层，增加了工艺复杂度。本发明则采用掺杂材料层，利用其直接扩散来在鳍片200下部分形成重掺杂区域，不仅工艺步骤简单，而且所形成的重掺杂区杂质分布均匀，对器件表面损伤小，在降低了沟道穿通效应影响的同时，有效地减小了工艺复杂度。
[0046]衬底100包括硅衬底(例如硅晶片)。其中，衬底100可以包括各种掺杂配置。其他实施例中衬底100还可以包括其他基本半导体，例如锗或化合物半导体，例如碳化硅、砷化镓、砷化铟或者磷化铟。典型地，衬底100可以具有但不限于约几百微米的厚度，例如可以在400um-800um的厚度范围内。
[0047]鳍片200通过刻蚀衬底100形成，与衬底100具有相同的材料和晶向，通常，鳍片200的长度为80nm?200nm,厚度为为30nm?50nm。源漏区位于鳍片200两端，具有相同的长度。沟道位于鳍片200中部，源漏区之间，长度为30?50nm。
[0048]栅结构包括导电的栅极叠层102和一对位于该栅极叠层两侧的绝缘介质侧墙102。栅极叠层包括栅极介质层、功函数调节层和栅极金属层。
[0049]磷硅玻璃层或硼硅玻璃层300位于衬底100和鳍片200上，与鳍片200相邻的部分与第一浅沟槽隔离结构400的顶表面平齐。
[0050]第一浅沟槽隔离结构400可以是二氧化硅或氮化硅，其顶部距离鳍片200顶部20 ?60nm。
[0051]第二浅沟槽隔离结构600的厚度等于沟道宽度的一半，其目的在于覆盖杂质在鳍片200中扩散时，沿沟道高度方向形成的纵扩散区。
[0052]以下将参照附图更详细地描述本实发明。在各个附图中，相同的元件采用类似的附图标记来表示。为了清楚起见，附图中的各个部分没有按比例绘制。
[0053]应当理解，在描述器件的结构时，当将一层、一个区域称为位于另一层、另一个区域“上面”或“上方”时，可以指直接位于另一层、另一个区域上面，或者在其与另一层、另一个区域之间还包含其它的层或区域。并且，如果将器件翻转，该一层、一个区域将位于另一层、另一个区域“下面”或“下方”。
[0054]如果为了描述直接位于另一层、另一个区域上面的情形，本文将采用“直接在......上面”或“在......上面并与之邻接”的表述方式。
[0055]在下文中描述了本发明的许多特定的细节，例如器件的结构、材料、尺寸、处理工艺和技术，以便更清楚地理解本发明。但正如本领域的技术人员能够理解的那样，可以不按照这些特定的细节来实现本发明。例如，衬底和鳍片的半导体材料可以选自IV族半导体，如Si或Ge，或II1-V族半导体，如GaAs、InP、GaN、SiC，或上述半导体材料的叠层。
[0056]参见图1，本发明意图制作位于衬底100上方的半导体鳍片200。仅仅作为示例，衬底100和鳍片200都由硅组成。通过在衬底100表面外延生长半导体层并刻蚀该半导体层而形成鳍片200，所述外延生长方法可以是分子束外延法(MBE)或其他方法，所述刻蚀方法可以是干法刻蚀或干法/湿法刻蚀。鳍片200高度为100?150nm。图2是图1中半导体结构的沿竖直方向的剖面图。
[0057]鳍片200形成之后，在所述半导体结构上淀积硼硅玻璃或磷硅玻璃层300，如图3所示。具体的，可采用化学汽相淀积的方法形成所述硼硅玻璃或磷硅玻璃层300，并根据鳍片中部沟道下方所需的掺杂浓度决定该硼硅玻璃或磷硅玻璃层300的厚度，在本是实例中，其厚度可以是20?40nm。
[0058]接下来，对所述半导体结构进行浅沟槽隔离，以形成第一浅沟槽隔离结构400，如图4所示。优选地，首先在半导体鳍片200以及形覆盖在鳍片200上的硼硅玻璃或磷硅玻璃层300上成氮化硅和缓冲二氧化硅图形，作为沟槽腐蚀的掩膜。接下来在衬底100上腐蚀出具有一定深度和侧墙角度的沟槽。然后生长一薄层二氧化硅，以圆滑沟槽的顶角和去掉刻蚀过程中在硅表面引