浮栅的制备方法
【技术领域】
[0001] 本发明涉及半导体技术领域，特别是涉及一种浮栅的制备方法。
【背景技术】
[0002] Flash(闪存存储器)器件依据其结构的不同通常可以分为两类：叠栅型和分栅型。 叠栅型的Flash通常包括浮栅与控制栅，其中，浮栅位于控制栅下方，处于浮置状态，用于 数据的存储。在每个闪存单元之间通过浅沟槽隔离（ShallowTrenchIsolation,STI)进 行隔离。
[0003] 在Flash中，控制栅与浮栅之间的f禹合比（coupleratio)是一个重要的参数，其 影响着Flash的编程操作和擦除操作中的速度，并且影响着内部电流。当控制栅与浮栅之 间的耦合比变低时，会使得资料的写入或擦除效果变差，乃至外部施加在控制栅上的电压 不能够作用在Flash上，造成无法写入或者擦除。为了提高这一参数，通常是提高Flash的 浮栅的宽度。
[0004] 请参考图1-图6,其为现有技术中形成浮栅的过程中器件结构示意图。包括：提 供衬底1，在衬底1上依次形成衬底氧化层2、栅极多晶硅层3、硬掩膜层4;然后刻蚀出STI 的浅沟槽5;接着，在所述浅沟槽5中填充隔离材料6;之后，去除部分隔离材料6,形成浅沟 槽隔离6'和通孔7;然后去除硬掩膜层4;以及在通孔7中形成0N0材料层8。
[0005] 通常来说，浮栅的宽度随着有源区（activearea,AA)越大而变大，但是在目前高 集成度的需求下，AA的宽度已经不会允许有着较大的变动，S卩，如图6中相邻的浅沟槽隔离 6'之间的距离由于工艺限定难以变动，因此浮栅的宽度也基本固定。因此，现有技术中的生 产方式将不可避免的导致控制栅与浮栅之间的耦合比不能够满足需要。
【发明内容】
[0006] 本发明的目的在于，提供一种浮栅的制备方法，能够提供耦合比，从而提高器件的 性能。
[0007] 为解决上述技术问题，本发明提供一种浮栅的制备方法，包括：
[0008] 提供半导体基底，所述半导体基底包括栅极多晶硅层；
[0009] 刻蚀所述半导体基底形成浅沟槽；
[0010] 在所述浅沟槽内填充隔离材料并平坦化，之后进行回刻，以在所述半导体基底中 形成通孔，所述通孔的侧壁包括栅极多晶硅层；
[0011] 在所述通孔的内壁上形成附加多晶硅层，所述附加多晶硅层与所述栅极多晶硅层 构成所述浮栅。
[0012] 可选的，对于所述的浮栅的制备方法，所述附加多晶硅层的厚度为50人-200人。
[0013] 可选的，对于所述的浮栅的制备方法，所述半导体基底包括衬底，依次沉积于所述 衬底上的隧穿氧化层、所述栅极多晶硅层、硬掩膜层，所述浅沟槽贯穿所述硬掩膜层、栅极 多晶硅层、隧穿氧化层及部分衬底。
[0014] 可选的，对于所述的浮栅的制备方法，在所述浅沟槽内填充隔离材料并平坦化，之 后进行回刻，以在所述半导体基底中形成通孔包括：
[0015] 在所述浅沟槽侧壁形成衬垫氧化层，在所述浅沟槽内沉积隔离氧化层并平坦化， 所述隔离材料包括所述衬垫氧化层和隔离氧化层；
[0016] 回刻所述隔离材料，去除所述隔离材料位于所述硬掩膜层及部分栅极多晶硅层中 的厚度，以形成通孔。
[0017] 可选的，对于所述的浮栅的制备方法，在所述通孔的内壁上形成附加多晶硅层的 步骤包括：
[0018] 在所述半导体基底上形成一层多晶硅，所述多晶硅覆盖所述通孔的侧壁及底壁；
[0019] 回刻所述多晶硅，去除所述通孔底壁上的多晶硅，以在所述通孔的侧壁上形成所 述附加多晶硅层。
[0020] 可选的，对于所述的浮栅的制备方法，在形成通孔之后，在所述半导体基底上形成 一层多晶硅之前，还包括：
[0021] 去除所述硬掩膜层。
[0022] 可选的，对于所述的浮栅的制备方法，采用气相沉积工艺形成所述多晶硅。
[0023] 可选的，对于所述的浮栅的制备方法，采用自对准工艺形成所述浅沟槽。
[0024] 可选的，对于所述的浮栅的制备方法，所述浅沟槽的宽度为30nm?80nm。
[0025] 可选的，对于所述的浮栅的制备方法，相邻浅沟槽侧壁之间的间距为30nm? 80nm。
[0026] 可选的，对于所述的浮栅的制备方法，在形成所述浮栅后，还包括：
[0027] 沉积0N0材料层。
[0028] 与现有技术相比，本发明提供的浮栅的制备方法中，先提供半导体基底，所述半导 体基底包括栅极多晶硅层；之后刻蚀所述半导体基底形成浅沟槽；再在所述浅沟槽内填充 隔离材料并平坦化，之后进行回刻，以在所述半导体基底中形成通孔；然后在所述通孔的内 壁上形成附加多晶硅层，所述附加多晶硅层与所述栅极多晶硅层构成浮栅。与现有技术相 t匕，通过在所述通孔的内壁上形成附加多晶硅层，使得在不改变集成度的情况下，增加了浮 栅的宽度，从而提高了控制栅与浮栅之间的耦合比，保证了Flash在小尺寸的情况下依然 能够有这较高的灵敏度和可靠性。
【附图说明】
[0029] 图1-图5为现有技术及本发明一实施例中形成浮栅的去除硬掩膜层及之前的过 程中器件结构示意图；
[0030] 图6为现有技术中形成浮栅中沉积0N0材料层的结构示意图；
[0031] 图7为本发明一实施例中浮栅的制备方法的流程图；
[0032] 图8-图10为本发明一实施例中浮栅的制备方法的过程中改进部分的器件结构的 示意图。
【具体实施方式】
[0033] 下面将结合示意图对本发明的浮栅的制备方法进行更详细的描述，其中表示了本 发明的优选实施例，应该理解本领域技术人员可以修改在此描述的本发明，而仍然实现本 发明的有利效果。因此，下列描述应当被理解为对于本领域技术人员的广泛知道，而并不作 为对本发明的限制。
[0034] 为了清楚，不描述实际实施例的全部特征。在下列描述中，不详细描述公知的功能 和结构，因为它们会使本发明由于不必要的细节而混乱。应当认为在任何实际实施例的开 发中，必须做出大量实施细节以实现开发者的特定目标，例如按照有关系统或有关商业的 限制，由一个实施例改变为另一个实施例。另外，应当认为这种开发工作可能是复杂和耗费 时间的，但是对于本领域技术人员来说仅仅是常规工作。
[0035] 在下列段落中参照附图以举例方式更具体地描述本发明。根据下面说明和权利要 求书，本发明的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非 精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。
[0036] 本发明的核心思想在于，提供一种浮栅的制备方法，所述浮栅的制备方法在所述 半导体基底中形成通孔后；在所述通孔的内壁上形成附加多晶硅层，所述附加多晶硅层与 所述栅极多晶硅层构成浮栅。如此就能够增加了浮栅的宽度，从而提高了控制栅与浮栅之 间的耦合比。
[0037] 结合上述核心思想，本发明提供的浮栅的制备方法，包括：
[0038] 步骤S101，提供半导体基底，所述半导体基底包括栅极多晶硅层；
[0039] 步骤S102,刻蚀所述半导体基底形成浅沟槽；
[0040] 步骤S103,在所述浅沟槽内填充隔离材料并平坦化，之后进行回刻，以在所述半导 体基底中形成通孔，所述通孔的侧壁包括栅极多晶硅层；
[0041] 步骤S104,在所述通孔的内壁上形成附加多晶硅层，所述附加多晶硅层与所述栅 极多晶硅层构成所述浮栅。
[0042] 以下列举所述浮栅的制备方法的较优实施例，以清楚说明本发明的内容，应当明 确的是，本发明的内容并不限制于以下实施例，其他通过本领域普通技术人员的常规技术 手段的改进亦在本发明的思想范围之内。
[0043] 请结合图1-图10,具体说明本发明的浮栅的制备方法。其中，图7为本发明一实 施例中浮栅的制备方法的流程图，图1-图5,图8-图10为本发明一实施例中浮栅的制备方 法中器件结构的示意图。
[0044] 首先，如图7所示，进行步骤S101，提