一种mosfet结构及其制造方法
【技术领域】
[0001]本发明涉及一种MOSFET结构及其制造方法。更具体而言，涉及一种用于优化栅极结构以改善器件性能的MOSFET结构及其制造方法。
技术背景
[0002]在MOSFET中，为了尽可能的优化器件性能，其栅极叠层一般由栅极介质层和功函数调节层组成。同时，为了改善栅极介质层和沟道材料之间的界面性能，通常在形成栅极介质层之前，先在沟道上方形成一层薄氧化层以消除沟道表面的界面态。现有技术中，对于硅衬底的器件，多采用直接氧化的方式形成所述二氧化硅层，但是由于热氧化生长是以衬底的硅为材料氧化生成二氧化硅，在沟道两端边界处，由于侧墙的阻挡，侧墙下方的硅并不能被氧化，因此两侧的二氧化硅层会比沟道中部的二氧化硅层薄，越靠近侧墙处，氧化层越薄，氧化层在靠近沟道两端的地方是斜坡状的而非平坦的。这一现象使得随后淀积在氧化层上的栅极介质层和功函数调节层都出现了一定程度的倾斜，在靠近侧墙的地方形成尖峰。而这种尖峰的存在，在器件工作时会影响电场的分布，尖峰处的电场线会较别处密集，引起电流集边效应等一些列不良影响。
[0003]针对这一问题，本发明提出了一种用于优化栅极结构以改善器件性能的MOSFET结构及其制造方法。具体的，本发明在位于沟道上方第一侧墙的侧壁方向上的氧化层与栅极介质层之间形成了第二侧墙，所述第二侧墙的宽度为3?7nm，覆盖了二氧化硅层边界处的斜坡区域，有效地避免了栅极下方的氧化层厚度不均所引起的各种不良效应，优化了器件性能。
【发明内容】
[0004]本发明提供了一种用于优化栅极结构以改善器件性能的MOSFET结构及其制造方法。具体的，本发明提供的制造一种MOSFET制造方法，包括:
[0005]a.提供衬底、伪栅空位、第一侧墙、源漏扩展区、源漏区和层间介质层；
[0006]b.在所述伪栅空位中的衬底上形成二氧化硅层；
[0007]c.在所述半导体材料上淀积栅极介质层；
[0008]d.在所述伪栅空位形成第二侧墙，所述第二侧墙紧邻栅极介质层，与层间介质层平齐；
[0009]e.在所述伪栅空位中形成栅极叠层。
[0010]其中，所述源漏扩展区的边界延伸至二氧化硅层下方，二者重叠的部分长度大于或等于第二侧墙的宽度与栅极介质层的厚度之和；
[0011]其中，形成所述源漏扩展区的方法为向着栅极叠层方向倾斜的离子注入；
[0012]其中，所述第二侧墙的宽度为3?7nm。
[0013]本发明还提供一种半导体结构，包括:
[0014]衬底；
[0015]形成于所述衬底之上二氧化硅层；
[0016]形成于所述二氧化硅层上方的栅极叠层；
[0017]形成于所述栅极叠层两侧并且在衬底之上的第一侧墙；
[0018]形成于所述栅极叠层两侧并且在衬底中的源漏区；
[0019]形成于所述栅极叠层下方并且在衬底中的源漏扩展区；
[0020]其中还包括:
[0021]栅极介质层，其位于所述栅极叠层与二氧化硅层之间，以及所述第一侧墙的内壁上；
[0022]第二侧墙，其位于与所述第一侧墙相邻接部分所述栅极介质层与所述栅极叠层之间并且位于所述二氧化硅层上方。
[0023]其中，所述源漏扩展区的边界延伸至二氧化硅层下方，二者重叠的部分长度大于等于第二侧墙的宽度与栅极介质层的厚度之和；
[0024]其中所述第二侧墙的宽度为3?7nm。
[0025]根据本发明提出的一种用于优化栅极结构以改善器件性能的MOSFET结构及其制造方法，具体的，本发明在位于沟道上方第一侧墙的侧壁方向上的氧化层与栅极介质层之间形成了第二侧墙，所述第二侧墙所述第二侧墙的宽度为3?7nm，覆盖了二氧化硅层边界处的斜坡区域，有效地避免了栅极下方的氧化层厚度不均所引起的各种不良效应，优化了器件性能。
【附图说明】
[0026]图1至图7示意性地示出了形成根据本发明的制造方法各阶段半导体结构的剖面图。
【具体实施方式】
[0027]为使本发明的目的、技术方案和优点更加清楚，下面将结合附图对本发明的实施例作详细描述。
[0028]下面详细描述本发明的实施例，所述实施例的示例在附图中示出，其中自始至终相同或类似的标号表示相同或类似的元件或具有相同或类似功能的元件。下面通过参考附图描述的实施例是示例性的，仅用于解释本发明，而不能解释为对本发明的限制。
[0029]参见图7，本发明提供了一种半导体结构，包括:
[0030]衬底100 ；
[0031]形成于所述衬底100之上二氧化硅层160 ；
[0032]形成于所述二氧化硅层160上方的栅极叠层500 ；
[0033]形成于所述栅极叠层500两侧并且在衬底100之上的第一侧墙150 ；
[0034]形成于所述栅极叠层500两侧并且在衬底100中的源漏区200 ；
[0035]形成于所述栅极叠层500下方并且在衬底100中的源漏扩展区205 ；
[0036]其中还包括:
[0037]栅极介质层400，其位于所述栅极叠层500与二氧化硅层160之间，以及所述第一侧墙150的内壁上；
[0038]第二侧墙450，其位于与所述第一侧墙150相邻接部分所述栅极介质层400与所述栅极叠层500之间并且位于所述二氧化硅层160上方。
[0039]栅极叠层包括功函数调节层和栅极金属层。栅极金属层可以只为金属栅极，也可以为金属/多晶硅复合栅极，其中多晶硅上表面上具有硅化物。栅介质层优选材料为氮氧化硅，也可为氧化硅或高K材料。其等效氧化厚度为0.5nm?5nm。
[0040]半导体沟道区位于衬底100的表面，其优选材料为单晶硅，其厚度为2?20nm。该区域是极轻掺杂甚至未掺杂的。在掺杂的情况下，其掺杂类型与源漏区掺杂相反。
[0041]源区和漏区分别位于栅极叠层两侧，衬底100内。源区与漏区相对称，其掺杂类型与衬底相反。
[0042]源漏扩展区205的边界延伸至二氧化硅层160下方，二者重叠的部分长度大于等于第二侧墙450的宽度与栅极介质层400的厚度之和。
[0043]通常形成二氧化硅层160时，其与第一侧墙150相接的边界处存在斜坡区域，如果直接在所述二氧化硅层上形成栅极，则栅极下方的二氧化硅层160厚度不均所引起的各种不良效应，例如电流集边效应，以及边界处氧化层过薄会导致热载流子穿越该二氧化硅层160，在栅极介质中引入缺陷。
[0044]本发明通过在所述二氧化硅层160与第一侧墙150交界处的上方形成第二侧墙，其宽度例如为3?7nm，覆盖了二氧化硅层边界处的斜坡区域，有效地避免了栅极下方的氧化层厚度不均所引起的各种不良效应，优化了器件性能。
[0045]下面结合附图对本发明的利记博彩app进行详细说明，包括以下步骤。需要说明的是，本发明各个实施例的附图仅是为了示意的目的，因此没有必要按比例绘制。
[0046]首先提供衬底，并在所述衬底上形成伪栅结构101。所述伪栅结构101可以是单层的，也可以是多层的。伪栅结构101可以包括聚合物材料、非晶硅、多晶硅或TiN，厚度可以为1nm?200nm。本实施例中，伪栅结构包括多晶硅和二氧化，具体的，采用化学汽相淀积的方法在栅极空位中填充多晶硅，接着在多晶硅上方形成一层二氧化硅介质层，形成方法可以是外延生长、氧化、CVD等。接着采用常规CMOS工艺光刻和刻蚀所淀积的伪栅叠层形成栅电极图形，然后以栅电极图形为掩膜腐蚀掉栅极介质层的裸露部分。需说明地是，以下若无特别说明，本发明实施例中各种介质材料的淀积均可采用上述所列举的形成栅介质层相同或类似的方法，故不再赘述。
[0047]接下来，对伪栅结构两侧的衬底100进行浅掺杂，以形成源漏扩展区205，还可以进行Halo注入，以形成Halo注入区。其中源漏扩展区205的杂质类型与器件类型一致，Halo注入的杂质类型与器件类型相反。具体的，形成所述源漏扩展区205的方法为倾斜的离子注入，如图1所示，使得所述源漏扩展区205的边界延伸至伪栅空位下方。
[0048]接下来，在栅极堆叠的侧壁上形成第一侧墙150，用于将栅极隔开。具体的，用LPCVD淀积40nm?80nm厚的牺牲侧墙介质层氮化娃,接着用会客技术在栅极两侧形成宽度为35nm?75nm的氮化娃的第一侧墙150。第一侧墙150还可以由氧化娃、氮氧化娃、碳化硅及其组合，和/或其他合适的材料形成。第一侧墙150可以具有多层结构。第一侧墙150还可以通过包括沉积刻