一种集成螺线管型双层磁膜电感及其制备方法与流程

本发明属于集成电路工艺领域，具体涉及一种集成螺线管型双层磁膜电感及其制备方法，用于提升感值密度和品质因素。

背景技术：

电感是三大无源器件(电感、电阻、电容)之一，在rfic电路中具有重要地位，但是它的集成度已经成为了制约rfic集成的瓶颈。目前，国际上有许多著名公司和科研机构如英特尔、ibm、爱尔兰tyndall国家实验室、美国ferric公司、斯坦福大学等均将磁芯膜引入电感中以提升感值密度，磁芯的高频性能直接决定了电感的性能。

从目前的研究情况来看，集成螺线管型微电感均采用了单层磁芯膜工艺，如文献《leedw,hwangkp,wangsx.fabricationandanalysisofhigh-performanceintegratedsolenoidinductorwithmagneticcore[j].ieeetransactionsonmagnetics,2008,44(11):4089-4095》中公开硅上集成螺旋管型微电感，其结构如图1所示，首先在表面有二氧化硅层的硅基片上电镀下层线圈、并用第一层pi层进行隔离，然后于pi层上设置磁芯膜、并用第二层pi层进行隔离，最后电镀上层线圈。类似的还包括美国ferric公司公开的螺线管型微电感。该结构中的缺陷如下：其一，下层线圈离硅基底太近，由于半导体硅的介电损耗较高，在高频段形成寄生电容，导致较大的衬底损耗；其二，在制备过程中，抛光工艺抛光处距离下层线圈表面太近，极易对下层线圈造成破坏；其三，该结构采用单层磁芯膜，其感值密度的提升仍然有限。基于此，如何克服上述缺陷，进一步提升感值密度和品质因素成为本发明的重点。

技术实现要素：

本发明的目的在于提供一种集成螺线管型双层磁膜电感及其制备方法，采用双层磁芯膜结构，进一步提升电感感值密度，避免衬底损耗；同时，其制备工艺简单、有效避免双层磁芯膜结构带来的平坦化问题。

为实现上述目的，本发明采用的技术方案为：

一种集成螺线管型双层磁膜电感，包括硅衬底、下层磁芯膜、深埋层、下层线圈、上层磁芯膜、绝缘层及上层线圈；其特征在于，所述下层磁芯膜设置于硅衬底上，深埋层覆盖于硅衬底上、并将下层磁芯膜深埋，所述深埋层上表面还开设有下层线圈凹槽，所述下层线圈对应设置于下层线圈凹槽内；所述上层磁芯膜位于深埋层上，所述上层线圈位于上层磁芯膜上，上层磁芯膜与深埋层之间、以及上层线圈与上层磁芯膜之间均设置绝缘层相隔离，所述上层磁芯膜及包覆上层磁芯膜的绝缘层均对应于下层线圈凹槽开设通孔，用于上层线圈与下层线圈导通。

进一步的，所述下层磁芯膜与硅衬底之间还设置有绝缘层。

所述深埋层采用pi(聚酰亚胺)，厚度为10～100um。

所述下层磁芯膜和上层磁芯膜采用所述下层磁芯膜和上层磁芯膜采用nife合金、conbzr、cozrta、fecosib等非晶合金或者fecoxo、fecoxn等(x＝si，hf，zr，ti，zn等)软磁纳米复合颗粒膜，厚度为1～10um。

所述下层线圈凹槽的深度为3～50um。

所述绝缘层采用sio2、si3n4或pi(聚酰亚胺)，厚度为500nm-3um。

所述下层线圈和上层线圈采用cu或ag。

上述集成螺线管型双层磁膜电感的制备方法，包括以下步骤：

步骤1、在硅衬底上采用反转光刻胶光刻形成下层磁芯膜图形，然后采用磁芯膜/sio2交替溅射形成磁芯膜，最后剥离反转光刻胶后形成图形化下层磁芯膜；

步骤2、在经步骤1的硅衬底上旋涂一层pi、并亚胺化，形成深埋层；

步骤3、在深埋层上表面采用反转光刻胶光刻形成下层线圈凹槽刻蚀掩膜图形，并溅射一层铝作为刻蚀掩膜，剥离反转光刻胶后刻蚀形成下层线圈凹槽，并去除刻蚀掩膜；

步骤4、在步骤3形成下层线圈凹槽中电镀形成下层线圈，并进行化学机械抛光(cmp)，将凹槽以外铜全部抛光干净，使深埋层上表面平整；

步骤5、在经步骤4的深埋层上表面旋涂一层pi、并亚胺化，作为绝缘层，在绝缘层上表面采用步骤1工艺制备上层磁芯膜，再次旋涂一层pi、并亚胺化，作为绝缘层覆盖上层磁芯膜；

步骤6、采用光刻胶作通孔刻蚀掩蔽层，在步骤5形成上层磁芯膜和绝缘层上刻蚀通孔，并去除残留光刻胶，然后再采用光刻胶光刻形成上层线圈图形，并一次性电镀形成通孔与上层线圈，使得下层线圈与上层线圈导通，即制备得所述集成螺线管型双层磁膜电感。

本发明的有益效果在于：

本发明提供一种集成螺线管型双层磁膜电感及其制备方法，采用双层磁芯膜结构，硅衬底上添加一层下层磁芯膜，并设置深埋层将其作深埋处理，再于深埋层的上表面依次设置下层线圈、上层磁芯膜及上层线圈；其优点在于：

1、该结构中，通过后续抛光处理即能够消除了下层磁芯膜造成的不平坦性，从而保证不影响原有磁芯膜(上层磁芯膜)；同时，由于深埋层(pi)厚度较厚，抛光工艺距离磁膜距离很远，且磁芯膜线宽本身也较大，故抛光工艺并不会破坏下层磁芯膜；进而，本发明采用双层磁芯膜结构即进一步提高电感感值密度，又有效避免了因添加下层磁芯膜带来的平坦化问题，也保证了器件性能的稳定性。

2、本发明中，所述深埋层具有远小于硅基底的介电常数和介电损耗，能够有效降低寄生电容损耗，即衬底损耗。

3、本发明中，将下层线圈设置于深埋层上开设的下层线圈凹槽中，使得其在抛光工艺中得到保护，避免下层线圈的破坏，进一步保证了器件性能的稳定性。

4、从制备工艺上讲，本发明结构制备工艺中采用一次抛光，相比于单层磁膜螺旋管电感并没有额外的抛光步骤；制备工艺简单、制备成本低，有利于工业化生产。

附图说明

图1为现有技术中单层磁膜螺旋管电感结构分步示意图。

图2为本发明集成螺线管型双层磁膜电感的结构示意图。

图3为本发明集成螺线管型双层磁膜电感制备工艺分步示意图。

图4为本发明实施例中集成螺线管型双层磁膜电感与单层磁膜电感hfss仿真对比图，其中，(a)为单层磁膜电感感值与q值，(b)为集成螺线管型双层磁膜电感感值与q值。

具体实施方式

下面结合附图和实施例对本发明做进一步详细说明。

本实施例提供一种集成螺线管型双层磁膜电感，其结构如图2所示，包括硅衬底、下层磁芯膜、深埋层、下层线圈、上层磁芯膜、绝缘层及上层线圈；所述下层磁芯膜设置于硅衬底上、下层磁芯膜与硅衬底之间还设置有绝缘层，深埋层覆盖于硅衬底上、并将下层磁芯膜深埋，所述深埋层上表面还开设有下层线圈凹槽，所述下层线圈对应设置于下层线圈凹槽内；所述上层磁芯膜位于深埋层上，所述上层线圈位于上层磁芯膜上，上层磁芯膜与深埋层之间、以及上层线圈与上层磁芯膜之间均设置绝缘层相隔离，所述上层磁芯膜及包覆上层磁芯膜的绝缘层均对应于下层线圈凹槽开设通孔，用于上层线圈与下层线圈导通；其中，所述深埋层及绝缘层均采用pi；该集成螺线管型双层磁膜电感的制备工艺如图3所示，具体包括以下步骤：

步骤1、在高阻si(厚度为500um)基片上旋涂一层2um的pi涂料(pi涂料可以通过改变其粘稠度或者旋涂转速来控制厚度)，并进行后续200℃保温4小时亚胺化，形成绝缘层；该层pi主要作用是释放上层磁膜的应力，在上层磁膜较薄的情况下，步骤1并非必须。

步骤2、在步骤1形成的绝缘层上采用反转光刻胶(型号为az5214)光刻形成下层磁膜图形，后采用磁膜(250nm)/sio2(7nm)交替溅射形成3um厚度单轴各向异性磁芯膜，再用丙酮剥离后形成图形化下层磁芯膜，如图3(a)；

步骤3、在下层磁芯膜溅射完成过后，在其上旋涂一层粘稠度较高的pi层，厚度约25um，并亚胺化，作为深埋层，如图3(b)，此时的基底由于下层磁芯膜影响变得不平坦；

步骤4、采用反转光刻胶(型号为az5214)光刻形成下层线圈凹槽刻蚀掩膜图形，并溅射约500nm铝作为刻蚀掩膜，剥离后刻蚀形成下层线圈凹槽、深度10um，再用磷酸:醋酸:硝酸:水＝16:1:1:1混合溶液去除铝掩膜过后，溅射电镀种子层并电镀铜形成下层线圈，进行一次cmp将凹槽以外的铜全部抛光干净则基底重新恢复到很高的平坦度，如图3(d)；

步骤5、旋涂一层薄的pi层(1um)，亚胺化后作为绝缘层，如图3(e)，再采用步骤2相同工艺制备上层磁芯膜，如图3(f)；

步骤6、再次旋涂一层薄pi层(1um)并亚胺化，作为绝缘层，如图3(g)；

步骤7、采用光刻胶(型号为az4620)作通孔刻蚀掩蔽层，刻蚀通孔，后续用丙酮去除残留光刻胶，再用光刻胶(型号为az4620)光刻形成上层线圈图形，一次性电镀形成通孔与上层线圈，去除电镀种子层后即完成电感制备，如图3(h)。

对上述制备得集成螺线管型双层磁膜电感进行hfss仿真，与单层磁膜电感对比结果如图4所示，从图中可以看到：对于相同面内尺寸的薄膜电感，感值从21nh提高到27nh，峰值品质因数从8提高到8.3。

以上所述，仅为本发明的具体实施方式，本说明书中所公开的任一特征，除非特别叙述，均可被其他等效或具有类似目的的替代特征加以替换；所公开的所有特征、或所有方法或过程中的步骤，除了互相排斥的特征和/或步骤以外，均可以任何方式组合。