非易失性存储器的制造方法及非易失性存储器与流程

本发明的实施例涉及半导体领域，更具体地涉及非易失性存储器的制造方法及非易失性存储器。

背景技术：

非易失性存储器是一种存储器，其具有允许多数据存储、读取或擦除操作的优势。即使切断施加至器件的电源，也将会保持存储在非易失性存储器中的数据。非易失性存储器已经成为个人计算机和电子设备中广泛采用的存储器件。

随着科学技术的快速发展，半导体器件的集成水平增强，并且因此需要进一步降低各种存储器件的尺寸。关于降低存储器件的尺寸，期望增加存储器单元的可靠性，以进一步增强器件性能并且降低生产成本。

技术实现要素：

本发明的实施例提供了一种非易失性存储器的制造方法，包括：提供衬底，所述衬底包括第一区域和定位在所述第一区域的外围处的第二区域；在所述衬底的第一区域上形成多个堆叠结构；在所述衬底的第二区域上形成壁结构；在所述衬底上方形成导电层；在所述导电层上方形成底部抗反射涂层；回蚀刻所述底部抗反射涂层和所述导电层；以及图案化所述导电层。

本发明的实施例还提供了一种非易失性存储器的制造方法，包括：提供衬底，所述衬底包括第一区域和定位在所述第一区域的外围处的第二区域；在所述衬底上方相继形成第一介电层、第一导电层、第二介电层和第二导电层；图案化所述第二导电层、所述第二介电层、所述第一导电层和所述第一介电层，以在所述衬底的第一区域上形成至少两个堆叠结构并且在所述衬底的第二区域上形成多个壁结构；在所述衬底上方形成第三导电层；在所述第三导电层上方形成底部抗反射涂层；回蚀刻所述底部抗反射涂层和所述第三导电层；以及图案化所述第三导电层以在所述至少两个堆叠结构之间形成擦除栅极并且在所述至少两个堆叠结构外部的侧壁上分别形成两条字线。

本发明的实施例还提供了一种非易失性存储器，包括：多个存储器单元，定位在衬底的第一区域上；以及壁结构，定位在所述衬底的第二区域上，其中，所述第二区域定位在所述衬底的第一区域的外围处。

附图说明

当结合附图进行阅读时，根据下面详细的描述可以最好地理解本发明的各个实施例。应该注意，根据工业中的标准实践，各种部件没有被按比例绘制。实际上，为了清楚的讨论，各种部件的尺寸可以被任意增加或减少。

图1是根据本发明的一些实施例的示出了非易失性存储器的制造方法的工艺步骤的示例性流程图。

图2是根据本发明的一些实施例的示出了非易失性存储器的顶视图。

图3a至图3e是根据本发明的一些实施例的示出了制造方法的各个阶段中的沿着图2的线a-a'截取的非易失性存储器的截面图。

图4a至图4e是根据本发明的一些实施例的示出了制造方法的各个阶段中的沿着图2的线b-b'截取的非易失性存储器的截面图。

图5a至图5e是根据本发明的一些实施例的示出了制造方法的各个阶段中的沿着图2的线c-c'截取的非易失性存储器的截面图。

图6是根据本发明的一些实施例的示出了非易失性存储器的顶视图。

具体实施方式

以下公开内容提供了许多不同实施例或实例，用于实现所提供主题的不同特征。以下将描述组件和布置的具体实例以简化本发明。当然，这些仅是实例并且不意欲限制本发明。例如，在以下描述中，在第二部件上方或上形成第一部件可以包括第一部件和第二部件直接接触的实施例，也可以包括形成在第一部件和第二部件之间的附加部件使得第一部件和第二部件不直接接触的实施例。而且，本发明在各个实例中可以重复参考数字和/或字母。这种重复是为了简明和清楚，但是其本身没有指明所讨论的各个实施例和/或配置之间的关系。

此外，为了便于描述，本文中可以使用诸如“在…下方”、“在…下面”、“下部”、“在…上面”、“上部”等的空间关系术语，以描述如图中所示的一个元件或部件与另一元件或部件的关系。除了图中所示的方位外，空间关系术语旨在包括器件在使用或操作过程中的不同方位。装置可以以其他方式定位(旋转90度或在其他方位)，并且在本文中使用的空间关系描述符可以同样地作相应地解释。

本发明的实施例描述了非易失性存储器的示例性制造工艺以及由该工艺制造的非易失性存储器。在本发明的特定实施例中，非易失性存储器可以形成在块状硅衬底上。此外，可选地，非易失性存储器可以形成在绝缘体上硅(soi)衬底上或者绝缘体上锗(goi)衬底上。此外，根据一些实施例，硅衬底可以包括其他导电层或其他半导体元件，诸如晶体管、二极管等。实施例不用于限制上下文。

根据实施例，图1是示出了用于制造非易失性存储器的方法的工艺步骤的示例性流程图。图1中示出的工艺流程的各个工艺步骤可以包括下文讨论的多个工艺步骤。图2是根据本发明的一些实施例的示出了非易失性存储器的顶视图。图3a至图3e是根据本发明的一些实施例的示出了制造方法的各个阶段中的沿着图2的线a-a'截取的非易失性存储器的截面图。图4a至图4e是根据本发明的一些实施例的示出了制造方法的各个阶段中的沿着图2的线b-b'截取的非易失性存储器的截面图。图5a至图5e是根据本发明的一些实施例的示出了制造方法的各个阶段中的沿着图2的线c-c'截取的非易失性存储器的截面图。

如图1、图2、图3a、图4a和图5a所示，提供衬底100。衬底100包括第一区域102和位于第一区域102的外围处的第二区域104(步骤s100)。在一些实施例中，衬底100是块状硅衬底。取决于设计的需要，衬底100可以是p型衬底或n型衬底并且包括不同的掺杂区域。在一些实施例中，例如，第一区域102是存储器单元阵列区域。例如，第二区域104是外围电路区域或伪图案区域。

然后，形成多个器件隔离结构106以限定多个有源区(步骤s102)。第一介电层108形成在衬底100上方，并且第一导电层110形成在第一介电层108上方(步骤s104)。在一些实施例中，器件隔离结构106可以是浅沟槽隔离(sti)结构。在一些实施例中，通过以下步骤形成期间隔离结构106：在衬底100上方形成掩模层(未示出)；图案化掩模层以形成暴露衬底100的开口(未示出)；通过使用掩模层作为掩模来蚀刻衬底100以形成多个沟槽(未示出)并且在沟槽中填充绝缘材料。在一些实施例中，例如，填充在沟槽中的绝缘材料为氧化硅。在一些实施例中，例如，第一介电层108的材料为氧化硅。形成第一介电层108的方法包括执行热氧化工艺。在一些实施例中，例如，第一导电层110的材料为掺杂的多晶硅。形成第一导电层110的方法包括在通过化学汽相沉积(cvd)工艺形成一个未掺杂的多晶硅层(未示出)之后执行离子注入工艺，或者可以通过在cvd工艺中采用原位注入操作来形成第一导电层110。在一些实施例中，第一介电层108和第一导电层110相继形成在衬底100上方，并且然后，在第一导电层110、第一介电层108和衬底100中形成多个器件隔离结构106以限定有源区，并且回蚀刻器件隔离结构106，从而使得器件隔离结构106的顶面低于第一导电层110的顶面。

如图1、图2、图3b、图4b和图5b所示，第二介电层112形成在第一导电层110上方，第二导电层114形成在第二介电层112上方，以及覆盖层116形成在第二导电层114上方(步骤s106)。在一些实施例中，第二介电层112的材料为氧化硅/氮化硅/氧化硅，并且其形成方法包括通过使用cvd工艺或热氧化工艺相继形成氧化硅层、氮化硅层和氧化硅层。在一些实施例中，第二介电层112的材料还可以是氧化硅、氮化硅或氧化硅/氮化硅或类似的材料，并且其形成方法可以包括取决于其材料通过使用不同的反应气体来执行cvd工艺。在一些实施例中，例如，第二导电层114的材料为金属、硅化物或掺杂的多晶硅。在一些实施例中，形成第二导电层114的方法包括在通过化学汽相沉积(cvd)工艺形成一个未掺杂的多晶硅层(未示出)之后执行离子注入工艺，或者可以通过在cvd工艺中采用原位注入操作来形成第二导电层114。在一些实施例中，例如，覆盖层116的材料为氮化硅、氧化硅或它们的组合。例如，通过化学气相沉积(cvd)工艺形成覆盖层116。例如，覆盖层116可以是单层或包括多层。

如图1、图2、图3c、图4c和图5c所示，多个堆叠结构118a形成在衬底100的第一区域102上，并且壁结构118b形成在衬底100的第二区域104上(步骤s108)。在一些实施例中，通过使用图案化的掩模层(未示出)作为掩模来图案化覆盖层116、第二导电层114、第二介电层112、第一导电层110和第一介电层108，以在衬底100的第一区域102上形成堆叠结构118a并且在衬底100的第二区域104上形成壁结构118b，并且然后去除图案化的掩模层。在一些实施例中，图案化的掩模层的材料可以是光刻胶。形成图案化的掩模层的方法包括以下步骤：在衬底100上方形成光刻胶材料层，并且在光刻胶材料层上执行曝光工艺和显影工艺以形成图案化的掩模层。在一些实施例中，壁结构118b具有等于或大于堆叠结构118a的厚度。

堆叠结构118a包括覆盖层116a、第二导电层114a、第二介电层112a、第一导电层110a和第一介电层108a。在一些实施例中，第一介电层108a用作隧穿介电层，第一导电层110a用作浮置栅极，第二介电层112a用作栅极间介电层，以及第二导电层114a用作控制栅极。壁结构118b包括覆盖层116b、第二导电层114b、第二介电层112b、第一导电层110b和第一介电层108b。本文为了说明的目的示出了堆叠结构118a的数量，并且不意欲限制本发明的结构。

在一些实施例中，间隔件120形成在堆叠结构118a的侧壁和壁结构118b的侧壁上方。在一些实施例中，间隔件120由介电材料形成，诸如氧化硅、氮化硅、或它们的组合。在一些实施例中，通过化学汽相沉积(cvd)沉积介电材料的毯式层并且执行施各向异性蚀刻工艺以在堆叠结构118a和壁结构118b的两侧上形成间隔件120来形成间隔件120。

之后，形成掺杂区域132、第三介电层122a和第四介电层122b(步骤s110)。在一些实施例中，在衬底100中，掺杂区域132形成在多个堆叠结构118a之间。在一些实施例中，形成掺杂区域132的方法包括形成图案化的掩模层(未示出)、使用图案化的掩模层作为掩模来执行掺杂剂注入工艺、以及去除图案化的掩模层。在一些实施例中，图案化的掩模层的材料可以是光刻胶。形成图案化的掩模层的方法包括以下步骤：在衬底100上方形成光刻胶材料层，并且在光刻胶材料层上执行曝光工艺和显影工艺以形成图案化的掩模层。在一些实施例中，掺杂区域132用作公共元集区域。

在一些实施例中，第三介电层122a形成在掺杂区域132上方。例如，第三介电层122a的材料为氧化硅。形成第三介电层122a的方法包括执行热氧化工艺。在一些实施例中，第四介电层122b形成在衬底100上方。例如，第四介电层122b的材料为氧化硅。形成第四介电层122b的方法包括执行化学汽相沉积(cvd)工艺。

如图1、图2、图3d、图4d和图5d所示，第三导电层124形成在衬底上方，底部抗反射涂层(barc)126形成在第三导电层上方(步骤s112)。在一些实施例中，例如，第三导电层124的材料为金属、硅化物或掺杂的多晶硅。在一些实施例中，形成第三导电层124的方法包括在通过化学汽相沉积(cvd)工艺形成一个未掺杂的多晶硅层(未示出)之后执行离子注入工艺，或者可以通过在cvd工艺中采用原位注入操作来形成第三导电层124。

在一些实施例中，底部抗反射涂层126通过旋涂形成并且可以包括有机材料。另外，底部抗反射涂层126可以包括具有提高的间隙填充特性的材料，以有效地填充第三导电层124的凹槽。壁结构118b用作保持壁以防止底部抗反射涂层126的回流，从而使得底部抗反射涂层126在第二区域102(存储器单元阵列)的中部和第二区域102(存储器单元阵列)的边缘中具有统一的厚度。

如图1、图2、图3e、图4e和图5e所示，回蚀刻顶部抗反射涂层126和第三导电层124(步骤s114)。在一些实施例中，通过反应离子蚀刻(rie)去除底部抗反射涂层和第三导电层124。在一些实施例中，去除第三导电层124直到其顶面低于覆盖层114a和覆盖层114b的顶面。回蚀刻的第三导电层124在第二区域102(存储器单元阵列)的中部和第二区域102(存储器单元阵列)的边缘中具有统一的厚度，结果底部抗反射涂层126在第二区域102(存储器单元阵列)的中部和第二区域102(存储器单元阵列)的边缘中具有统一的厚度。

然后，图案化电导电层124(步骤s116)。在一些实施例中，图案化第三导电层124以分离单元136。在一些实施例中，通过使用图案化的掩模层(未示出)作为掩模来图案化第三导电层124，并且然后去除图案化的掩模层。在一些实施例中，图案化的掩模层的材料可以是光刻胶。形成图案化的掩模层的方法包括以下步骤：在衬底100上方形成光刻胶材料层，并且在光刻胶材料层上执行曝光工艺和显影工艺以形成图案化的掩模层。在一些实施例中，介于两个堆叠结构118a之间的回蚀刻的第三导电层124用作擦除栅极128。在一些实施例中，图案化的第三导电层124用作字线130。在一些实施例中，第三导电层124a仍介于壁结构108b之间。

回蚀刻的第三导电层124在第二区域102的中部和第二区域102的边缘中具有统一的厚度，从而可以避免有源区凹槽和相邻单元的桥接。此外，在第三导电层124的蚀刻工艺期间，第二区域102的边缘中的第三导电层124具有厚度以保护si表面(有源区)并且避免si(有源区)损坏。

在上述实施例中，在相同的工艺中形成位于衬底100的第一区域102上的多个堆叠结构118a和位于衬底100的第二区域104上的壁结构118b，从而不需要额外的掩模来创建保持壁(壁结构118b)并且不需要额外的工艺。

在一些实施例中，如图6所示，壁结构134连续形成在第一区域102的外围上。在相同的工艺中形成位于衬底100的第一区域102处的堆叠结构118a和位于衬底100的第二区域104上的壁结构134，从而不需要额外的掩模来创建保持壁(壁结构118b)并且不需要额外的工艺。在一些实施例中，在不同的工艺中形成位于衬底100的第一区域102上的堆叠结构118a和位于衬底100的第二区域104上的壁结构134。在一些实施例中，壁结构134的厚度等于或大于堆叠结构118a的厚度。

如图2、图3e、图4e和图5e所示，非易失性存储器包括多个存储器单元136和壁结构118b。在一些实施例中，多个存储器单元136定位在衬底100的第一区域102上，并且壁结构118b定位在衬底100的第二区域104上，其中，第二区域104定位在第一区域102的外围处。在一些实施例中，例如，第一区域102为存储器单元阵列区域，并且例如，第二区域104为外围电路区域或伪图案区域。在一些实施例中，例如，非易失性存储器包括定位在衬底100中的器件隔离结构106以限定有源区。器件隔离结构106可以是浅沟槽隔离结构。

存储器单元包括堆叠结构118a、掺杂区域132、擦除栅极128和字线130。在一些实施例中，堆叠结构118a包括覆盖层116a、第二导电层114a(控制栅极)、第二介电层112a(栅极间介电层)、第一导电层110a(浮置栅极)和第一介电层108a(隧穿介电层)。第二导电层114a(控制栅极)定位在衬底100上方，并且例如，第二导电层114a(控制栅极)由掺杂的多晶硅制成。第一导电层110a(浮置栅极)定位在第二导电层114a(控制栅极)和衬底100之间，并且例如，第一导电层110a(浮置栅极)由掺杂的多晶硅制成。第二介电层112a(栅极间介电层)定位在第二导电层114a(控制栅极)和第一导电层110a(浮置栅极)之间，并且第二介电层112a(栅极间介电层)由氧化硅/氮化硅/氧化硅、氧化硅、氮化硅或氧化硅/氮化硅或类似的材料制成。第一介电层108a(隧穿介电层)定位在第一导电层110a(浮置栅极)和衬底之间，并且例如，第一介电层108a(隧穿介电层)由氧化硅制成。覆盖层116a定位在第二导电层114a(控制栅极)上方，并且例如，覆盖层116a由氮化硅、氧化硅或它们的组合制成。

在衬底100中，掺杂区域132定位在堆叠结构118a的第一侧处。取决于存储器单元为p型存储器单元还是n型存储器单元，掺杂区域132为p型或n型掺杂区域。擦除栅极定位在堆叠结构118a的第一侧的侧壁上并且在衬底100上方定位在堆叠结构118a和掺杂区域132之间，并且例如，擦除栅极由掺杂的多晶硅制成。在一些实施例中，非易失性存储器包括形成在掺杂区域132上方的第三介电层122a。字线定位在堆叠结构118a的第二侧的侧壁上，并且例如，字线130由掺杂的多晶硅制成。在一些实施例中，非易失性存储器包括形成在衬底100上方并且介于衬底100与字线130之间的第四介电层122b。例如，第四介电层122a由氧化硅制成。

在一些实施例中，非易失性存储器包括形成在掺杂区域132上方的第三介电层122a。例如，第三介电层122a由氧化硅制成。

在一些实施例中，例如，壁结构118b包括覆盖层116b、第二导电层114b、第二介电层112b、第一导电层110b和第一介电层108b。

第二导电层114b定位在衬底100上方，并且例如，第二导电层114b由掺杂的多晶硅制成。第一导电层110b定位在第二导电层114b和衬底100之间，并且例如，第一导电层110b由掺杂的多晶硅制成。第二介电层112b定位在第二导电层114b和第一导电层110b之间，并且第二介电层112b由氧化硅/氮化硅/氧化硅、氧化硅、氮化硅或氧化硅/氮化硅或类似的材料制成。第一介电层108b定位在第一导电层110b和衬底之间，并且例如，第一介电层108b由氧化硅制成。覆盖层116b定位在第二导电层114b上方，并且例如，覆盖层116b由氮化硅、氧化硅或它们的组合制成。在一些实施例中，第三导电层124a定位在壁结构118b之间，并且例如，第三导电层124a由掺杂的多晶硅制成。

在上述实施例中，非易失性存储器包括位于衬底100的第一区域102上的多个堆叠结构118a和位于衬底100的第二区域104上的壁结构118b。壁结构118b用作保持壁以防止在擦除栅极和字线的形成期间底部抗反射涂层的回流，从而使得底部抗反射涂层在第二区域102(存储器单元阵列)的中部和第二区域102(存储器单元阵列)的边缘中具有统一的厚度。回蚀刻的第三导电层124在第二区域102的中部和第二区域102的边缘中具有统一的厚度，从而可以避免有源区凹槽和相邻单元的桥接。此外，在第三导电层124的蚀刻工艺期间，第二区域102的边缘中的第三导电层124具有厚度以保护si表面(有源区)并且避免si(有源区)损坏。

在本发明的一些实施例中，描述了一种非易失性存储器的制造方法。提供包括第一区域和位于第一区域的外围处的第二区域的衬底。在衬底的第一区域上形成多个堆叠结构。在衬底的第二区域上形成壁结构。在衬底上方形成导电层。在导电层上方形成底部抗反射涂层。回蚀刻底部抗反射涂层和导电层。图案化导电层。

在本发明的一些实施例中，描述了一种非易失性存储器的制造方法。提供包括第一区域和位于第一区域的外围处的第二区域的衬底。在衬底上方相继形成第一介电层、第一导电层、第二介电层和第二导电层。图案化第二导电层、第二介电层、第一导电层和第一介电层以在衬底的第一区域上形成至少两个堆叠结构并且在衬底的第二区域上形成壁结构。在衬底上方形成第三导电层。在第三导电层上方形成底部抗反射涂层。回蚀刻底部抗反射涂层和第三导电层以在两个堆叠结构之间形成擦除栅极。图案化第三导电层以在两个堆叠结构的外部侧壁上分别形成两条字线。

在本发明的一些实施例中，非易失性存储包括多个存储器单元和壁结构。多个存储器单元定位在衬底的第一区域上。壁结构定位在衬底的第二区域上，并且第二区域定位在衬底的第一区域的外围处。

本发明的实施例提供了一种非易失性存储器的制造方法，包括：提供衬底，所述衬底包括第一区域和定位在所述第一区域的外围处的第二区域；在所述衬底的第一区域上形成多个堆叠结构；在所述衬底的第二区域上形成壁结构；在所述衬底上方形成导电层；在所述导电层上方形成底部抗反射涂层；回蚀刻所述底部抗反射涂层和所述导电层；以及图案化所述导电层。

根据本发明的一个实施例，其中，在相同的工艺中形成所述壁结构和所述多个堆叠结构。

根据本发明的一个实施例，其中，在所述衬底的第一区域上形成所述多个堆叠结构包括：在所述衬底上方相继形成第一介电层、第一导电层、第二介电层、第二导电层和覆盖层；以及图案化所述覆盖层、所述第二导电层、所述第二介电层、所述第一导电层和所述第一介电层。

根据本发明的一个实施例，制造方法还包括：在所述堆叠结构的侧壁上形成间隔件。

根据本发明的一个实施例，其中，回蚀刻所述底部抗反射涂层和所述导电层包括去除所述导电层直到所述导电层的顶面低于堆叠结构的顶面。

本发明的实施例还提供了一种非易失性存储器的制造方法，包括：提供衬底，所述衬底包括第一区域和定位在所述第一区域的外围处的第二区域；在所述衬底上方相继形成第一介电层、第一导电层、第二介电层和第二导电层；图案化所述第二导电层、所述第二介电层、所述第一导电层和所述第一介电层，以在所述衬底的第一区域上形成至少两个堆叠结构并且在所述衬底的第二区域上形成多个壁结构；在所述衬底上方形成第三导电层；在所述第三导电层上方形成底部抗反射涂层；回蚀刻所述底部抗反射涂层和所述第三导电层；以及图案化所述第三导电层以在所述至少两个堆叠结构之间形成擦除栅极并且在所述至少两个堆叠结构外部的侧壁上分别形成两条字线。

根据本发明的一个实施例，制造方法还包括：在所述第二导电层上方形成覆盖层。

根据本发明的一个实施例，其中，图案化所述第二导电层、所述第二介电层、所述第一导电层和所述第一介电层，以在所述衬底的第一区域上形成所述至少两个堆叠结构并且在所述衬底的第二区域上形成所述壁结构还包括图案化所述覆盖层。

根据本发明的一个实施例，制造方法还包括：在所述至少两个堆叠结构的侧壁上形成间隔件。

根据本发明的一个实施例，其中，回蚀刻所述底部抗反射涂层和所述第三导电层包括去除所述第三导电层直到所述第三导电层的顶面低于所述至少两个堆叠结构的顶面。

根据本发明的一个实施例，制造方法还包括：在形成所述衬底上方的第三导电层之前，在所述衬底中，于所述至少两个堆叠结构之间形成掺杂区域。

根据本发明的一个实施例，制造方法还包括：在所述掺杂区域上方形成第三介电层。

根据本发明的一个实施例，其中，在所述第三导电层上方形成所述底部抗反射涂层包括执行旋涂工艺。

根据本发明的一个实施例，制造方法还包括：在所述衬底和所述两条字线之间形成第四介电层。

本发明的实施例还提供了一种非易失性存储器，包括：多个存储器单元，定位在衬底的第一区域上；以及壁结构，定位在所述衬底的第二区域上，其中，所述第二区域定位在所述衬底的第一区域的外围处。

根据本发明的一个实施例，其中，所述多个存储器单元分别包括：堆叠结构，包括：控制栅极，定位在所述衬底上方；和浮置栅极，定位在所述控制栅极和所述衬底之间；掺杂区域，于所述衬底中定位在所述堆叠结构的第一侧处；擦除栅极，定位在所述堆叠结构的第一侧上并且于所述衬底上方定位在所述堆叠结构和所述掺杂区域之间；以及字线，定位在所述堆叠结构的第二侧上。

根据本发明的一个实施例，非易失性存储器还包括定位在所述堆叠结构的侧壁上的间隔件。

根据本发明的一个实施例，其中，所述壁结构的厚度等于或大于所述堆叠结构。

根据本发明的一个实施例，非易失性存储器还包括定位在所述控制栅极和所述浮置栅极之间的栅极间介电层。

根据本发明的一个实施例，非易失性存储器还包括定位在所述衬底和所述浮置栅极之间的隧穿介电层。

以上论述了若干实施例的部件，使得本领域的技术人员可以更好地理解本发明的各个实施例。本领域技术人员应该理解，可以很容易地使用本发明作为基础来设计或更改其他的处理和结构以用于达到与本发明所介绍实施例相同的目的和/或实现相同优点。本领域技术人员也应该意识到，这些等效结构并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，可以进行多种变化、替换以及改变。