分离式预成形封装导线架的利记博彩app

本实用新型涉及一种四方扁平无外引脚(QFN，quad flat no-lead)导线架，特别是涉及一种预成形封装导线架。

背景技术：

参阅图1，现有四方扁平无外引脚(QFN，quad flat no-lead)导线架结构，大都是先借由块体蚀刻(bulk etching)方式，将一选自铜、铁镍合金，或铜系合金为材料构成的金属片蚀刻移除不必要的部分后，而形成一导线架1。该导线架1具有多条纵向及横向排列且彼此间隔的连接支架11，及多个由任两相邻且彼此相交的横向及纵向排列的连接支架11共同界定出的导线架单元12。每一个该导线架单元12具有一芯片座13，及多条自该连接支架11朝向该芯片座13延伸的引脚14。当要利用前述该导线架1进行芯片封装时，一般是先将一半导体芯片(图未示)贴合于该芯片座13的顶面，然后进行打线、封装后，再沿一预切割线(如图1所示的假想线)将所述引脚14切割，让所述引脚14彼此电性独立进行，而得到单粒封装晶粒结构。

配合参阅图2，而另一种QFN封装方式，则是业界称为GQFN(grid quad flat no-lead)封装方式。其是先借由块体蚀刻将一金属片10蚀刻移除不必要的部分后，于该金属片10的其中一表面形成一与图1所示的导线架单元12的结构雷同的线路图案121，接着先将一半导体芯片15贴合于该芯片座13的顶面，然后进行打线封装，形成导线16与封装该芯片15与所述导线16的封装层17后，再将封装有该半导体芯片15的金属片10进行背蚀刻，于该金属片10反向该半导体芯片15的表面蚀刻形成与该线路图案121对应的电连接线路图案122，然后于该电连接线路图案122的间隙形成一绝缘层18后，再进行切单(dicing)，而得到单粒封装的封装晶粒。前述GQFN制程因为第一次蚀刻形成的线路图案121仅在金属片10表面，因此，所述引脚14可各自独立，而不需存在如图1所示的连接支架11连接，故，当以GQFN封装方式得到的封装芯片进行切单时，其切割位置(如图2箭头所示位置)仅会切割到封装材料不会切割到金属材料。然而，此封装方式因为是先将该半导体芯片15封装后再进行第二蚀刻，因此，于蚀刻过程中对该半导体芯片15的影响无法预期。

技术实现要素：

本实用新型的目的在于提供一种方便使用并可用于简化后续封装切割制程的分离式预成形封装导线架。

本实用新型的分离式预成形封装导线架，包含多个导线架单元，及一预成形胶层。

所述导线架单元由导电材料构成，彼此电性隔离不相连接并成数组间隔排列，每一个导线架单元具有至少一个芯片座，及多条各自电性独立的引脚，该芯片座具有一用于与一半导体芯片连接的顶面，该每一条引脚具有一朝向该芯片座的顶面延伸并与该芯片座成一间隙的引脚部且该引脚部的顶面与该芯片座的顶面齐平，及自该每一条引脚部相对远离该芯片座的一侧向下延伸并可用于对外电连接的电连接部。

该预成形胶层位于所述导线架单元间的间隙及该每一个导线架单元的所述引脚部、所述电连接部与该芯片座的间隙，该预成形胶层具有一与所述芯片座的顶面相邻的第一面，及一反向该第一面的第二面，其中，每一个芯片座及每一条引脚部的顶面自该第一面露出，该每一个芯片座反向该顶面的底面及该每一个电连接部反向该引脚部的表面会自该第二面露出，且所述芯片座的顶面与该预成形胶层的第一面及所述引脚部的表面齐平，共同构成一平坦的表面。

较佳地，本实用新型所述的分离式预成形封装导线架，其中，该预成形胶层具有一自该第一面朝向该第二面形成的第一成型胶膜，及一自该第二面朝向第一面形成的第二成型胶膜，且该第一、二成型胶膜的材料可为相同或不同。

较佳地，本实用新型所述的分离式预成形封装导线架，该分离式预成形封装导线架还包含一金属层，该金属层形成于所述芯片座及所述电连部自该第二面外露的表面。

本实用新型的有益的效果在于：借由提供一种分离式预成形封装导线架，令该分离式预成形封装导线架的每一个导线架单元可不需借由现有金属支撑架的连接，各自分离并电性独立，而可更易于后续封装、切单的制程使用。

附图说明

图1是说明传统QFN导线架结构的示意图；

图2是说明传统GQFN的封装制作流程示意图；

图3是说明本实用新型分离式预成形封装导线架的一第一实施例的俯视示意图；

图4是图3中4-4割线的剖视图；

图5是说明说明该第一实施例的引脚为多排的示意图；

图6是说明本实用新型该第一实施例的控制器为滚轴，且还具有固定杆的局部剖视示意图；

图7说明该步骤91的流程示意图；

图8是以图7中8-8割线的剖视结构辅助说明该步骤92-94的流程示意图；

图9是说明利用该第一实施例的分离式预成形封装导线架进行半导体芯片封装后，切单前的剖视结构示意图；

图10是说明该第二实施例制得的分离式预成形封装导线架的剖视示意图；

图11是说明该第二实施例的文字步骤流程图。

具体实施方式

下面结合附图及实施例对本实用新型进行详细说明。在本实用新型被详细描述前，应当注意在以下的说明内容中，类似的组件是以相同的编号来表示。

参阅图3、4，本实用新型分离式预成形封装导线架200(见图8)的一实施例是可用于进行半导体芯片封装。该分离式预成形封装导线架200具有多个导线架单元2，及一预成形胶层3。

所述导线架单元2是由铜、铜系合金或铁镍合金等至少一种导电材料构成，彼此电性隔离不相连接并成数组间隔排列。定义多条沿Y方向及X方向间隔排列的第一、二预切割道301、302，所述第一、二预切割道301、302即分别位于任两相邻的导线架单元2间，也就是说，任两相邻并相交的第一、二预切割道301、302会定义出一个导线架单元2。每一个导线架单元2具有一个芯片座21，及多条各自电性独立自邻近所述第一、二预切割道301、302的边缘朝向该芯片座21周缘延伸并与该芯片座21成一间隙的引脚22。

详细的说，该芯片座21具有一用于与一半导体芯片连接的顶面211，及一反向该顶面211的底面212，每一条引脚22具有一朝向该芯片座21的顶面211延伸并与该芯片座21成一间隙的引脚部221，且该引脚部221的顶面222与该芯片座21的顶面211齐平，及自该引脚部221远离该芯片座21的一侧向下延伸并可用于对外电连接的电连接部223。要说明的是，图3中是以该每一个导线架单元2包含一个芯片座21为例，然而，实际实施时，所述导线架单元2也可以分别具有多个芯片座21，并不以此数量为限。此外，图3中是以所述引脚22为自彼此相对的第一预切割道301、朝向该芯片座21延伸，而形成单排引脚为例，然而实际实施时，所述引脚22可以分别自所述第一、二预切割道301、302定义出的范围内，由任意位置朝向该芯片座21延伸，例如，所述引脚22可如图5所示由不同位置延伸，而形成多排(图5以2排为例)引脚。

该预成形胶层3是由环氧树脂等高分子封装材料构成，位于所述导线架单元2间的间隙及该每一个导线架单元2的所述引脚部221、所述电连接部223与该芯片座21的间隙。该预成形胶层3具有一与所述芯片座21的顶面211相邻的第一面31，及一反向该第一面31的第二面32，其中，该每一个芯片座21的顶面211及该每一条引脚部221的顶面222自该第一面31露出，该每一个芯片座21反向该顶面211的底面212及该每一个电连接部223反向该引脚部221的表面会自该第二面32露出，且所述芯片座21的顶面211与该预成形胶层3的该第一面31及所述引脚部221的顶面222齐平，共同构成一平坦的表面。

配合参阅图6-8，前述该分离式预成形封装导线架200利记博彩app，是先进行一第一蚀刻步骤91，将一导电基片100不必要的部分蚀刻移除，得到一导线架半成品。

该导电基片100具有预计用于连接半导体芯片的一第一表面101及与该第一表面101相对的一第二表面102，并于该导电基片100定义多条彼此间隔并以该Y方向及X方向排列的第一、二分隔岛103、104，且所述第一、二分隔岛103、104即为对应如图3所示的第一、二预切割道301、302的位置。要说明的是导电基片100可以是由一单层的导电材料，例如铜、铜系合金或铁镍合金等构成，也可以是由多层导电材料层叠，例如于铜片上镀镍层再镀钯层，而形成具有铜/镍/钯三层结构，并不需要特别加以限制。于本实施例中，该导电基片100是以单层，且厚度为1.0-1.5mm的铜片为例说明。

该第一蚀刻步骤91是自该导电基片100的该第一表面101向下蚀刻移除对应所述第一、二分隔岛103、104位置及其余不需要的导电材料，形成一不穿过该第二表面102的第一蚀刻槽105，而得到一于该第一表面101具有预定的导电线路图案的导线架半成品200A。该导线架半成品200A具一导电基部201、多个自该导电基部201向上的上芯片部202及多个与所述上芯片部202成一间隙的引脚部221，且所述引脚部221与所述上芯片部202借由该第一蚀刻槽105彼此分隔。其中，该导电基部201的底面即为该第二表面102，所述上芯片部202反向该导电基部201的表面即为用于与一半导体芯片连接的面。较佳地，该第一蚀刻槽105的深度，不超过该第一表面101到第二表面102距离的一半，而为了可更精确的控制该导电线路图案的蚀刻精度，更佳地，该第一蚀刻槽105的深度为控制在不大于0.5mm。

接着，进行一第一封胶步骤92，将该导线架半成品200A夹设于一模具(图未示)中，用模注方式于该第一蚀刻槽105填注一选自环氧树脂等绝缘高分子的高分子封装材料，并控制让该高分子封装材料不会覆盖所述上芯片部202及引脚部221反向该导电基部201的表面，接着将该成形封装材料固化，形成一第一成形胶膜106。

然后，进行一第二蚀刻步骤93，将前述形成该第一成形胶膜106的导线架半成品200A自该第二表面102(即该导电基部201的底面)进行蚀刻，将该导电基部201对应该第一蚀刻槽105位置的导电材料蚀刻移除至该第一成形胶膜106露出并同时将对应所述引脚部221及上芯片部202的部分导电材料移除，而形成一第二蚀刻槽107及多个分别与相对应的所述上芯片部202及所述引脚部221连接的下芯片部203及电连接部223，且所述下芯片部203及电连接部223借由该第二蚀刻槽107彼此分隔。配合参阅图3，此时，对应所述第一、二预切割道301、302位置的导电材料已均被移除，而每一个对应连接的上芯片部202及下芯片部203共同构成该如图3所示的该芯片座21；且每一个对应连接的引脚部221及电连接部223共同构成可对外电连接的该引脚22。

最后再进行一第二封胶步骤94，于该第二蚀刻槽107填注一高分子封装材料形成一第二成形胶膜108，即可得到如图3所示的分离式预成形封装导线架200。

详细地说，该第二封胶步骤94系将前述形成该第二蚀刻槽107的该导线架半成品200A夹设于一模具(图未示)中，用模注方式于该第二蚀刻槽107填注一选自环氧树脂等绝缘高分子的高分子封装材料，并控制令该高分子封装材料不覆盖所述电连接部223及下芯片部203反向所述引脚部221及上芯片部202的表面，接着将该高分子封装材料固化，形成该第二成形胶膜108，该第一、二成形胶膜106、108会彼此接合共同构成该预成型胶层3，即可完成该分离式预成形封装导线架200的制作。要说明的是，该第一、二成形胶膜106、108所选用的高分子封装材料可为相同或不同，仅需选择彼此兼容性佳的高分子绝缘材料即可，并不需特别加以限制。

此外，要说明的是，也可视实际制程需求而不实施该第二封胶步骤94。当未实施该第二封胶步骤94时，最终形成的该预成形胶层3则会仅具有该第一成形胶膜106。

本实用新型利用该第一蚀刻步骤91，先将该导电基材100进行浅蚀刻而形成导电线路图案，因此可更精准的控制蚀刻形成的导电线路图案(如引脚部221)的精度，而得到质量较佳的导电线路图案。此外，因为该第一、二蚀刻步骤91、93，已将原对应位在所述第一、二预切割道301、302位置的导电材料完全蚀刻移除，因此，最终制得的该分离式预成形封装导线架200的每一个导线架单元2彼此均为电性隔离，且于对应所述第一、二预切割道301、302的位置并无导电(金属)材料，而仅存在高分子封装材料。

参阅图9，当后续利用该分离式预成形封装导线架200进行该半导体芯片W的贴合、打线及封装后，即可先分别针对选取的该导线架单元2的封装晶粒进行单独的电性测试；且最后要沿所述第一、二预切割道301、302进行切单(dicing)时(图9箭头为显示沿所述第一预切割道301进行切单)，因仅会切割到高分子材料而不会切割到金属材料，而可更易于切割并避免切割刀具磨损。

参阅图10，本实用新型分离式预成形封装导线架200的一第二实施例，其结构与该第一实施例大致相同，不同处在于该第二实施例在所述芯片座21及所述电连接部223自该第二面32露出的表面，及/或是于所述引脚部221及所述芯片座21自该第一面31露出的部分顶面222、211还会形成一金属层4。该金属层4可为单层或多膜层结构，且材料可选自镍、钯、银或金等金属，可用于提升后续与其它电路板电连接、焊锡或是打线制程的可靠度。图10中仅显示所述芯片座21及所述电连接部223自该第二面32露出的表面具有该金属层4为例作说明。

参阅图11，该第二实施例的制备方法与该第一实施例大致相同，不同处在于该第二封胶步骤94实施后还需进一步进行一金属层形成步骤95，利用化镀方式或溅镀等镀膜方式，以于在所述芯片座21及所述电连接部223自该第二面32露出的表面，及/或是于所述引脚部221及所述芯片座21自该第一面31露出的部分顶面222、211形成该金属层4。由于前述该化镀或溅镀等制程的相关参数及镀膜材料的选择为本技术领域所知悉，故不再多加赘述。

当利用该第二实施例的分离式预成形封装导线架200进行半导体芯片的封装时，由于所述引脚22的电连接部223于反向所述芯片座21用于对外电连接的表面已先预镀该金属层4，因此，可直接利用该金属层4与其它电路板(图未示)进行电连接或焊锡，而更增加使用便利性。

综上所述，本实用新型该分离式预成形封装导线架200利用分段蚀刻及封装，而让经由蚀刻形成的每一个导线架单元2可不需借由传统金属支撑架(如图1所示的连接支架11)的连接，各自分离并电性独立，而可更易于后续封装、切单的制程。此外，借由进一步形成金属层4，还可直接利用该金属层4与其它电路板进行电连接或焊锡，而更增加使用便利性，故确实可达成本实用新型的目的。